cy413026的博客

常见的seal ring会将工艺中所有的层都列出来，并标明 dark or clear，用这里的dark和clear去对照工艺制作过程中这些layer的dark或clear，如果同为dark或clear则seal ring上面有这层，反之则seal ring上没有这层。这是工艺中实际实验出来的最优的方案。今天我们就来讲一讲看似简单却又不可缺少的Seal ring在这其中的作用，当我们完成整个芯片的版图设计后往往要在外围给它加个围墙，保护最为珍贵的它不受到伤害，就像是中间的房子盖好了，外面再拉一个围墙一样。

经过数次迭代，去年台积电发布了第五代CoWoS封装技术CoWoS-S5（CoWoS-S系列为silicon interposer硅中介，有别于CoWoS-R），interposer的尺寸达到了2500mm²（注意这并非最终封装后的芯片尺寸），也就是三倍于reticle limit的面积。中间是两颗比较大的SoC，以及1颗较小的die（图片中最右侧的长条die）；CoWoS-S5的主要特性包括iCap（台积电的PDN供电网络）、新的互联堆栈、新的TSV（硅通孔）结构，以及更好的TIM（热界面材料）。

SiP技术及PoP技术奠定了先进封装时代的开局，2D集成技术，如WaferLevelPackaging（WLP，晶圆级封装），Flip-Chip（倒晶），以及3D封装技术，ThroughSiliconVia（硅通孔，TSV）等技术的出现进一步缩小芯片间的连接距离，提高元器件的反应速度，未来将继续推进着先进封装的脚步。对于高密度的互联及细间距的应用，铜柱是一种新型的材料。尽管很多先进封装技术只有微小的区别，大量的新名词和商标被注册，导致行业中出现大量的不同种类的先进封装，而其诞生通常是由客制化产品的驱动。

溅镀完一层金属薄膜之后整片wafer都是导电的，不能直接进行电镀，需要先铺光阻做图案，只露出需要电镀的区域并将不需要电镀的地方保护起来，这个过程称为photo制程。Photo制程分为铺光阻、曝光、显影，先将整片wafer铺上光阻（光阻分为正性光阻和负性光阻，其区别在于被光照过的地方是易溶解还是不易溶解），然后利用带有所需图形的光照板进行曝光后得到所需的图形，曝光所用的机台就是我们常听到的光刻机，不同机台的功能一样，只是原理有所不同，光刻机的精度直接影响芯片的尺寸大小以及一定尺寸下芯片电路的复杂程度。

凸块制造技术起源于 IBM 在 20 世纪 60 年代开发的 C4 工艺，即"可控坍塌芯片连接技术"(Controlled Collapse Chip Connection')，该技术使用金属共熔凸点将芯片直接焊在基片的焊盘上，焊点提供了与基片的电路和物理连接，该技术是集成电路凸块制造技术的雏形，也是实现倒装封装技术的基础，但是由于在当时这种封装方式成本极高，仅被用于高端 IC 的封装，因而限制了该技术的广泛使用。锡凸块多应用于晶圆级芯片尺寸封装，可以达到小尺寸封装，满足封装轻、薄、短、小的要求。

Bump Mapping通过改变几何体表面各点的法线，使本来是平的东西看起来有凹凸的效果，是一种欺骗眼睛的技术.具体在封装工艺中倒装芯片(Flip-chip IC）封装技术，不但能够满足芯片大量(High Pin-Count)与高密度(High-Density) I/O Pad的扇出（Fanout）要求，而且凸块（Bump）由于其优越的导电性能与热传导性能，为芯片-封装-系统的...

RDL，TSV， Bump，Wafer

，纯硅是来自主要成分为SiO2的砂子，但是纯硅的导电性太弱，不能满足芯片制造的需求，这时就要做本征半导体的掺杂。向本征型材料或天然材料中添加杂质的过程称为掺杂，而杂质则称为掺杂剂。一般情况下一次制造过程都是同一种芯片，所有wafer上的所有die都是一种芯片，这样才能大规模，低成本的量产。当然一片wafer上可以是不同功能的die，想象一下，不同的die就要有不同电路和不同的处理程序。芯片制造的过程，是大规模的，不是一颗颗制造的，所以首先一片wafer上有很多die，然后一次又有很多wafer。

如前所述，封装工艺的主要用途包括将半导体芯片的信号发送到外部，而在晶圆上形成的凸块就是发送输入 / 输出信号的接触点。刻蚀的方法主要分为两种，取决于所使用的物质：使用特定的化学溶液进行化学反应来去除氧化膜的湿法刻蚀，以及使用气体或等离子体的干法刻蚀。此外，氧化设备产生的压力和温度越高，氧化层的生成就越快。针对这个问题，我们不再去刻蚀铜，而是沉积和刻蚀介电材料，这样就可以在需要的地方形成由沟道和通路孔组成的金属线路图形，之后再将铜填入前述“图形”即可实现互连，而最后的填入过程被称为“镶嵌工艺”。

图 5 显示了版图工具中翻转、镜像的设置界面，基此，单颗管芯设计完成后，要提交的版图数据包括：一是需要整理出整颗管芯的尺寸，每个引出端的坐标，是否预留了划片道等信息。产业的发展，流片加工工艺越来越先进，单片集成度越来越高，引出端数目也越来越多，传统四周排布 PAD 的方式，无论是 in-line 或是 stagger，都可能无法满足间隔要求。三部分高度协同设计。Wire bond 封装和倒装焊封装的区别，一是，前者引出端为四周引出方式，倒装焊封装的引出端为内部二维矩阵排布，二者的封装键合图如图 1 所示。

目前，三星的3D V-NAND存储单元的层数已由2009年的2层逐渐提升至24层、64层，再到2018年的96层[2]，2019年8月完成128层V-NAND闪存的开发，并实现量产。以图5所示的晶体管和图6所示的闪存单元举例，电路元器件的结构不管是平面的(图5a、图6a)，或者是侧向的(图5b、图6b)，元器件上面不再有元器件的堆叠。为了节省硅片面积，在下面的电路层制作完成之后，可以继续在其上制做另一层电路层，形成两个、甚至多个电路层在硅晶圆上的堆叠，在芯片制造阶段就完成了3D芯片的制造。