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初接触Nor Flash的工程师可能会对SPI/Dual SPI/Quad SPI等传输方式有些困惑，下面以MX25L25645G为例，从硬件接口及传输时序简单分析这些通讯方式的差异。通过以上对SPI/Dual SPI/Quad SPI通讯在硬件接口及cmd+add+data的传输时序存在的差异比较，可以对SPI在不同模式下的通信方式进行区分。Dual SPI和Quad SPI 是半双工通信，数据可以在两个方向上传输,但是同一时间数据只能在一个方向上传输。

DSI的物理层PHY只能是DPHY本节讲述的DSI是V1.02.00---2010.6.28从DSI V1.02开始DSI支持图像数据包RGB和YCbCr的传输，在此版本之前只支持RGB传输。同时本节会做一些与CSI+CDPHY的比较。

另一个角度，假设我提的构想是成立的，I2C协议修改一下，即主机发送完第二个start信号后，从机如果没有准备好发送数据就拉低SCL，那么主机为了检测SCL是否被从机拉低就要先释放SCL，如果这时从机早已准备好了，没有拉低SCL，那么不就产生了一个SCL的上升沿吗，紧接着SCL一直是高电平，接下来怎么办？这个问题并不难，正如上面所说的，读操作的前半部分和写操作是一样的，如果不再次发送start信号的话，主机发送的下一个字节就会被从机当作是数据，而不是读设备的地址了。不要忘了，从机还有个“杀手锏”，那就是。

通信协议是指双方实体完成通信或服务所必须遵循的规则和约定。通过通信信道和设备互连起来的多个不同地理位置的数据通信系统，要使其能协同工作实现信息交换和资源共享，它们之间必须具有共同的语言。交流什么、怎样交流及何时交流，都必须遵循某种互相都能接受的规则。这个规则就是通信协议。图1-11 术语定义。

本文主要介绍I2C的入门基础知识，从I2C协议的硬件层，协议层进行了简单介绍；作者能力有限，难免存在错误和纰漏，请大佬不吝赐教。

注意：本文是基于CSI2-V3.0 spec。其中CPHY为 V2.0DPHY为V2.5本文主要在packet级别介绍CSI2与对应的CDPHY，需要注意的是CDPHY的burst数据就是以packet为单位。

5.无需clklane，所以正反向传输可以达到相同的速率，DPHY反向速率是正向最大1/4。8b/10b这些线路编码是不需要的，CPHY的三线编码本身就解决了连续0/1的情况。3.CPHY也正是通过符号边界的电压改变完成了时钟恢复。异步escape传输和LP mode和DPHY一样。4.CPHY基本上完全重用DPHY的低功耗模式。2.CPHY的三线编码使用状态跳变传递信息的。1.CPHY不需要line coding。

ByteclkHs频率是bitrate的1/8.但是这些频率和pixclk的关系是不确定的，因为burst传输下，保证所有差分线上bitrate之和大于pixclk domian的bitrate就行。差分是两根线上电压在均值上下对称摆动，任意时刻两根线上电压都是相对均值电压对称的，设均值电压为V，则两根线上电压是V+Vswing/2和V-Vswing/2.LP和Escape 低功耗模式下，Dp和Dn各自以0和1.2V电压传输数据。单端就是线上电压只和地线做参考，线与线之间的电压没有关系。

pcm的有效数据以帧为单位连续发送，slot之间没有间隙，有效数据可以在两个fs上升沿之间的任意位置【标准pcm是在fs上升沿，下一个sclk发送有效数据】。无效数据部分可以选择传输0或者高阻态(sdo_oen=1)也就是可以用32bit的单声道/slot位宽来传输8/12/16/20/24bit的音频数据。对于pcm来说，两个FS之间的所有slot算一帧，所以帧长有16/32/48/64/96/128/144/192/256bit。48K包括 ：8/16/24/32/48/96/192 KHz。

数字音频接口。

T(sclk)

目前市面上HDMI主流標準是1.4b和2.0，對應支持的最大分辨率/刷新率分別是4K@30Hz和4K@60Hz。隨著對更高分辨率和刷新率需求的增加，HDMI協會於2017年11月推出了HDMI2.1版本，增加了FRL（Fixed Rate Link）模式，支援8K@60Hz和4K@120Hz。FRL (Fixed Rate Link) ModeFRL具體的變化： 1）HDMI接口的獨立時鐘信號改為嵌入

简单总结一下 CEC并不是为了传输视频和音频的，而是为了更好的使用视听设备而附加的一些控制功能

注意下面的分类有对外显示器视频接口和对内显示器视频接口，其中eDP(embed DisplayPort)常用在对内的显示器视频传输接口指的是设备内部，板与板之间或板上的器件与器件之间的视频传输接口。以下的两篇文章介绍了 视频接口的发展和常用接口，从模拟接口到数模混合，再到高清数字接口都有介绍。

McASP的数据线可以灵活的配置成输入或者输出，同步模式则根据具体接口设计来决定，可以配置成主模式(由内部生成帧同步、字同步、位同步)或者从模式(由外部提供帧同步、字同步、位同步)。疑问（本人）：1）如果 AHCLK 使用 外部输入时钟信号AHCLKX_IN ，这种情况属于混合输入类型 ，如何连接音频芯片的时钟信号？由上图可以看出对于McASP接口的时钟（包括帧同步、字同步、位同步）是独立的，这也就意味着McASP可以设置输入输出不同采样率的数据。帧同步信号有两种不同的模式：突发模式、TDM模式。

jtag的时序可以参考文章也可以参考xilinx的jtag2axi的databook。这里给出jtag2axi的接口转换桥的设计思路

读了该篇文章可以知道：1.gpio可以直接用cpu通过寄存器控制读写2.可以直接与片内外设连接 受外设控制(I2C)3.gpio的push-pull和OD/OC结构4.上下拉在输入输出的使用5.斯密特触发器的作用：去信号抖动6.gpio的4种输入和4种输出模式GPIO输入输出各种模式（推挽、开漏、准双向端口）详解_cy413026的博客-优快云博客据说能将处理器的GPIO（General Purpose Input and Output）内部结构和各种模式彻底弄清楚的人并不多？

能将处理器的GPIO（General Purpose Input and Output）内部结构和各种模式彻底弄清楚的人并不多，最近在百度上搜索了大量关于这部分的资料，对于其中很多问题的说法并不统一。本文尽可能的将IO涉及到的所有问题罗列出来，对于有明确答案的问题解释清楚，对于还存在疑问的地方也将问题提出，供大家讨论。概括地说，IO的功能模式大致可以分为输入、输出以及输入输出双向三大类。其中作为基本输入IO，相对比较简单，主要涉及的知识点就是高阻态；

假定芯片的供电电压为3.3V（忽略晶体管饱和压降），则输出最大电流25mA时，负载RL的值约为132欧姆（3.3V/25mA），如果负载值小于132欧姆，则相应输出电流会更大（超过25mA），但是芯片引脚只能提供最大25mA的电流，因此，输出电平将会下降（老板你只给我2500月薪，我就只能干2500的活，你要我干更多的活得开更多的工资，一个道理）需要使用上拉电阻还是下拉电阻，主要取决于电路系统本身的需要，比如，对于高有效的使能控制信号（EN），我们希望电路系统在上电后应处于无效状态，则会使用下拉电阻。

典型的pad及其接口如下图所示：一般情况下IE信号直接tie 1.因为大部分都不会做输入控制。

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1.，一条数据线SDA，一条时钟线SCL如果只做master SCL可以只是输出SDA在PAD上一定是inout pin，当然转为数字信号时可以分为两组2.以1byte为数据传输单位，如果需要继续传输，需要数据接收端(可能是slave，也可能是master)在SDA上返回ACK也就是说在发送8bit数据后 发送数据端等待接收端在第9个SCL高电平时返回SDA=0，否则进入stop3.输出SCL的是master。

I2S主要有三根信号：分别是SCK(sclk/bclk), WS[word select](lrclk), SD(serial data).有时候为了使音频 CODEC 芯片与主控制器之间能够更好的同步，会引入另外一个叫做 MCLK 的信号，也叫做主时钟或系统时钟，一般是采样率的 256 倍或 384 倍。I2S 可以设置为全双工/半双工，也支持主从模式。全双工：sdi，sdo两根SD线(指的是pad上的两个IO pin)半双工：一根SD线(指的是pad上一个双向IO pin)