cy413026的博客

report_timing报告普通时序路径。

set_data_check用于约束『数据-对-数据』的『建立保持』时间检查，通常被称为非时序约束 ( non-sequential constraints ), 理论上set_data_check 可以设在任意的两个data pin 上，其中一个pin 称为 constrained pin 类似于寄存器的data pin, 另一个pin 称为related pin 类似于寄存器的clock pin.

通常情况下，两个同步的reg进行timing_check时，组合逻辑的delay必须在一个时钟周期内到达，才能满足建立时间的要求，但是在某些情况下，从一个寄存器输出到另外一个寄存器的data端需要不止一个cycle的时间，而且这又不影响逻辑的功能。但是当我们通过上述约束设置以后，launch clk的沿推到了T=30ns，因此，两个寄存器之间的组合逻辑delay的要求就放松到了30ns，这样的状态下，Tsu是容易满足的。从图中可以看出，这类约束之间存在优先级的限制，同时约束本身也有优先级的存在。

sdf和 module 里面的specify--endspecify都可以对路径延时进行赋值和检查；HDL语言中的‘#()’也可以描述延时【叫做Distributed delays】，但不能检查timing。timing检查项可以包括 setup/hold/ recovery/ skew/ width period等。

理论上来说，时钟电路只能经过寄存器时钟端、buffer(正相关、inverter(负相关)，clock 经过or ，xor等除了与门和非门外的其他逻辑，就会被叫做non_unate。（1）一种可能是，作为时钟使用时，并不会走导致non-unate的路径。这时候，可以设置clock source 到 non-unate，数据路径的false path；了解了 unate clock 这种warning如果不处理，那么timing检查时，时钟之间的相位可能是不正确的，比较悲观的是工具可能要进行半周期检查。...

据个人理解区分静态时序分析和动态时序分析，是在于在分析电路时序时有没有输入激励。STA分析就是通过时序库文件给出的各条时序路径的延迟，来确认在每个FF上是否满足建立/保持时间。而DTA就需要给设计灌入激励在仿真的时候加上各元器件的延迟信息，然后分析设计在这些延迟信息下的正确与否。根据上面的理解DTA是不是就是带sdf的后仿真呢？看到有些人说sta也是可以带sdf分析的。以下三条摘自eetop论坛中的观点静态时序分析&动态时序分析 - FPGA/ASIC/IC前端设计 ...

时序图绘制软件WaveDorm的使用参考路径：Hitchhiker的 WaveDrom指南github链接信号的定义首先，从官方的参考开始分析。 官方的第一个例子如下。代码是这样的。{ signal: [{ name: 'Alfa', wave: '01.zx=ud.23.45' }] }获得的结果呢，是这样的。我们可以据此呢，得到一些答案。绘制成如下的表格。一个符号代表的是一个周期。时钟的定义还是官方的例子。代码是这...

转自http://www.cnblogs.com/IClearnerhttps://www.cnblogs.com/IClearner/p/6440488.html最近做完了synopsys的DC workshop，涉及到时钟的建模/约束，这里就来聊聊数字中的时钟（与建模）吧。主要内容如下所示：　　　　·同步电路与异步电路；　　　　·时钟/时钟树的属性：偏移(skew)与时钟的抖动...

转自FPGA中的多时钟设计多种独立时钟在SoC（system-on-chip）设计中已普遍存在。很多SoC设备接有许多接口，这些接口根据标准运用了完全不同的时钟频率。很多现代的串行接口继承了片上其它接口的异步性；而有些则直接从输入数据流中继承时钟。通过设计主要的SoCs子模块运行独立的时钟解决大片子中的时钟脉冲相位差，已经成为一种趋势。由于这些原因，做SoC项目的设计人员一定会遇到多时...

本文摘自知乎Steve的Why FF has Setup & Hold time?对于setup和hold的定义大家都知道，也相信大家都理解它，应用起来很顺手，看看以下几个问题，如果你不知道可以看看本文。FF为什么有setup和hold time的要求？ 理想情况下hold time按定义是基本满足的，那么violation产生的本质是什么？ 某些library，setup...

0参考资料0.0 图文,公式详细介绍了什么是亚稳态/产生/消除/危害/稳定认识FPGA触发器的亚稳态浅谈IC设计中亚稳态的问题以及信号同步电路简单实现亚稳态与跨时钟域高级FPGA设计技巧！多时钟域和异步信号处理解决方案高级FPGA设计技巧！多时钟域和异步信号处理解决方案1.1 什么是亚稳态假设器件输出在电压0-VL认为数字逻辑0，VH-VDD之间认为是数字逻...

1.何为同步时钟，何为异步时钟 当两个时钟间的相位是固定关系的，则可以称这两个时钟为同步时钟(synchronous clock)。一般同源，如由同一个MMCM or PLL产生的两个时钟可以称为同步时钟。因此可以将主时钟和与之对应的衍生时钟约束成同一个时钟组。 无法判定两个时钟间相位时，则可以称这两个时钟为异步时钟(asynchronous clocks)。两...

PBA时序分析更符合实际但runtime 太长GBA时序分析结果更悲观，但速度快，sign-off的时候可以跑GBA，对于还有vio的path可以单独PBA模式报一下timing具体可参考：PBA（Path Base Analysis）想说爱你不容易（静态时序分析基础篇）...

for example, a path form regA to regB, if the clock arrived at regB later than at regA, thus the constraitn on the path form regA to regB would be a little loosen.it may help us to meet timing.it nam...

转自吾爱IC社区在知乎的专栏https://zhuanlan.zhihu.com/p/62537550按照惯例今天这篇文章应该是昨天发出的，但是因为小编最近周末忙着往外地跑谈项目参加会议啥的，所以请大家谅解（短期内还是保持周更新）。今天这篇关于数字IC后端设计实现hold violation修复的分享也是昨晚在路上现写的，希望能够对大家有所帮助。知识星球官方已于04.11号早晨完成技术升级...

转自吾爱IC社区在微信的专栏https://mp.weixin.qq.com/s?src=11&timestamp=1555656058&ver=1555&signature=uqS6ge93k0n6Kr4XNm5oze2HB-rHd-ieyIv3Aanx07aWmG4MehKU5lwlo5NCHTy3tnsq6q8EInDSqA9HdvvDjF36Qe9mZsy6iNl...

异步FIFO读时钟是写时钟的100倍，或者写是读的100倍会出现什么问题？读写指针的同步setup/hold会有问题，系统根本不应该出现这么大频率比的两个异步时钟域。假设timing上没有问题，在功能上我认为也会出问题，假设读时钟特别快，读地址指针也在快速变化，那么同步到写时钟的指针有可能是随机错误，而不是格雷码的1bit错误(因为变换太快timing不满足在读时钟域看到的就是多个bit在...

The instruction rate is the time in between changes. Edge rate is how long each change takes. Example: a pin outputs 1, 0, 1. The time each 1 or 0 is on the pin is the instruction rate. The time it ta...