crjmail的博客

【代码】向axis-fifo写入数据的方法。

zynq中spi的配置。四、vitis初始化。

当然，BLDC可以仿照这样的方式，在二二通电的线圈中，根据HALL位置信息，先角度估算，在这二个通电的线圈中构造出正弦波，来进行FOC控制方式。在转子上有永磁体，定子上有三相绕组。BLDCM采用绕组两两导通，每相导通120°电角度，每60°电角度换相，只需要换相点位置检测。BLDC的驱动常见的是梯形换相，因此永磁体磁场向量和定子磁场向量总不能完全重合，存在一定的前后夹角，这也就是BLDC力矩波动和噪声的理论来源。一、BLDC和PMSM的结构是相似的，区别在于反电动势波形的样子，一个是梯形波，一个是正弦波。

这是模拟视频信号的概念，摄像头读取图像信号是一行行读取，读完一帧画面就是一场，接受端显像管还原图像时也是一行行扫描，为了和摄像头图像同步，图像信号就有了行同步，场同步。在slave模式下需要向CMOS提供周期稳定的XHS和XVS信号，两者的时序要求如下图所示。控制部分为摄像头上电，IIC控制接口，数据输出为摄像头拍摄的图像传到主控芯片，所有要有DATA、行场同步和时钟信号。摄像头有两种同步方式：行同步信号（HSYNC）和场同步信号（VSYNC）2）XVS和XHS信号的低电平保持时间为4~100个INCK；

MIPI扫盲系列博文（目录篇）

FPGA时序约束经历之输出延时约束(set_output_delay)VIVADO时序约束之Output Delay(set_output_delay)Vivado下如何阅读时序报告

打开方式有两种，一种是在reports-timing-report timing summary;在device界面会显示当前这条路径的起始位置和结束位置；3、还可以对这条路径进行高亮化处理，便于观察它的具体位置。一、打开report timing summary。双击选中第一条路径，会显示该条路径的详细时序信息；1、点击上图中0.166 位置就会跳转界面。4、在原理图中观察这个路径。二、打开具体路径分析。5、显示路径详细信息。

对FPGA设计而言，全局时钟是最简单最可预测的时钟，最好的时钟方案是：由专用的全局时钟输入引脚驱动单个全局时钟，并用后者去控制设计中的每个触发器。全局时钟资源是专用布线资源，存在与全铜布线层上，使用全局时钟资源不影响芯片的其他布线资源，因此在可以使用全局时钟的时候尽可能使用。第二全局时钟资源属于长线资源，长度和驱动能力仅次于全局时钟资源，也可以驱动芯片内部的任何一个逻辑，抖动和延时仅次于全局时钟。从内部输入则可以选择内部逻辑的任意信号，在FPGA内部是没有差分信号的，所有内部时钟信号都是单端信号。

1、先在synthesis 中打开 report clock interaction ，可以看到没有约束的异步时钟之间用红色标记；2、在synthesis中打开edit timing constraints 设置异步时钟；3、异步时钟设置完成后。

电路主要信号、输出信号等都是在某个时钟沿驱动触发器产生的;不利于静态时序分析(STA)、验证设计时序性能。利于静态时序分析(STA)、验证设计时序性能。异步时序电路的最大缺点是容易产生毛刺;电路核心逻辑是用各种触发器实现;同步时序电路可以很好的避免毛刺;异步电路和同步时序电路的区别。电路核心逻辑有用组合电路实现;

ZYNQ PS端最多可以分配四个时钟供给PL端使用，通过PS端供给PL使用的时钟，在最后添加约束文件时，只需要对功能I/O进行约束，不需要再关注时钟约束的问题。以上主要是针对于zynq7000系列芯片的时钟系统介绍，参考文档是ug585.2、针对于zynq ultral scale 系列芯片，可参考文档ug1085。3、关于ps端提供的时钟是否需要进行时钟约束。但是如果需要做时钟组约束，可参考链接。1、时钟系统可参考链接。

https://blog.youkuaiyun.com/rhythmwang/article/details/62039140https://blog.youkuaiyun.com/yhs18200259681/article/details/99652701

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二、carry8的例化及端口功能说明。三、carry8的内部架构。参考ug574第23页。一、carry的构成。

SI [3:0] 是两个加数的异或，位宽为4；CO是进位输出，位宽为4；DI [3:0] 是数据的输入（两个加数的任意一个），位宽为4；CI 是上一个 CARRY4 的进位输出，位宽为1；DI是数据的输入（两个加数的任意一个），位宽为4；CI是上一个CARRY4的进位输出，位宽为1；O [3:0] 是加法结果输出，位宽为4；CYINT 是进位的初始化值，位宽为1；CYINT是进位的初始化值，位宽为1；CO[3:0] 是进位输出，位宽为4；SI是两个加数的异或，位宽为4；O是加法结果输出，位宽为4；

【代码】vivado 常见引脚约束文件的写法--通配符。

【代码】一种ila新的写法。

DMA传送不经过CPU的控制，假如硬盘的数据不能经过DMA控制器读到内存，那么每完成一次将硬盘的数据读出来，再存放到内存的操作，都要通过CPU运行几条读写指令来完成，这时CPU就做不了别的事了，如果有DMA控制器，则这个过程不需要CPU的参与，只需要占用总线就可以了。Burst操作还是要通过CPU的参与的，与单独的一次读写操作相比，burst只需要提供一个其实地址就行了，以后的地址依次加1，而非burst操作每次都要给出地址，以及需要中间的一些应答、等待状态等等。1、普通的内存、外设间互传数据，一次性的。.

https://blog.youkuaiyun.com/sz_woshishazi/article/details/109328751

VIVADO的差分转单端IBUFDS的使用

Executing analysis and compilation step

原文链接什么是编码器编码器，英文名称“encoder”，它是一种能把距离（直线位移）和角度（角位移）转换成电信号并输出的传感器。编码器通常用于工业的运动控制中，用于测量并反馈被测物体的位置和状态，如机床、机器人、电机反馈系统以及测量和控制设备等。光电编码器的工作原理增量型光电编码器工作原理图光电编码器的工作原理如上图所示，在码盘上有规则地刻有大小相等的明暗相间的光栅，在圆盘两侧，安放发光元件和光敏元件。当圆盘旋转时，接收端会检测到光的0和1的变化，光敏元件输出波形经过整形后转换成电信号脉冲向外输

解决Xilinx_ISE 14.7在Win10下选择“open project”崩溃闪退的问题

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一、官方文档：ug1085第11章二、中文介绍三、总结ZYNQ的启动分为两个阶段：第一阶段：BOOT ROM（由ZYNQ厂家固化代码）第二阶段：FSBL（First Stage Bootloader），由SDK工具来制作第一阶段（BOOT ROM）上电后，ZYNQ SOC会首先执行片内BOOT ROM代码，BOOT ROM代码读取BOOT MODE寄存器来判断是哪一种启动方式（SD CARD / QSPI FLASH / JTAG）；确定好哪种启动方式后，BOOT ROM从相应的启

在进行PS-PL之间的DMA传输时，不可避免会遇到Cache问题。今天在这里讲一下Cache的解决方法。其中参考了forums.xilinx.com的处理方法。首先解释为什么DMA会引入Cache问题（专业名称为Cache一致性问题）。PS和PL都在独立运行，PS通过DDR控制器来对DDR存储器进行访问，为了加速，常常将一些数据缓存（Cache），而且不是针对一个数据缓存，而是针对一批（Xilinx称为一行，即Line，一行长度为32）。这样好处很明显，下一次访问速度会加快；但坏处也很明显，就是Cach

一、axi-stream 接口介绍二、axi-stream接口信号AXI Stream关键的只有两根信号线，及tvalid核tready。tvalid是主设备驱动的信号，表示Stream上的数据是有效的，tready由从设备驱动，表示从设备下一个时钟到来时能够接收数据。AXI Stream的特点是这两个信号不存在互相等待的关系，及数据传输只发生再两者均有效的时候，从而效率很高，可以认为是连续传输，避免了死锁的情况。AXI Stream还有一些附加信号，通常是伴随再数据中传输，主要包括tuser，tla

这里的内存模型指的是内存的行为模型。Verilog中提供了两维数组来帮助我们建立内存的行为模型。具体来说，就是可以将内存宣称为一个reg类型的数组，这个数组中的任何一个单元都可以通过一个下标去访问。这样的数组的定义方式如下：reg [wordsize : 0] array_name [0 : arraysize]; 例如：reg [7:0] my_memory [0:255];其中 [7:0] 是内存的宽度，而[0:255]则是内存的深度（也就是有多少存储单元），其中宽度为8位，深度为256。地

Notepad++代码编辑器——Verilog编译

xilinx官网axi-dma介绍一、认识axi-dma的接口先来认识下 AXI DMA 模块此模块用到了三种总线，AXI4-Lite 用于对寄存器进行配置，AXI4 Memory Map 用于与内存交互，在此模块中又分立出了 AXI4 Memory Map Read 和 AXI4 Memory Map Write 两个接口，又分别叫做 M_AXI_MM2S 和 M_AXI_S2MM，一个是读一个是写，这里要搞清楚，不能混淆。AXI4 Stream 接口用于对外设的读写，其中 AXI4 Str

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一、代码#include <stdio.h>#include "platform.h"#include "xil_printf.h"#include "xparameters.h"#include "xparameters_ps.h"#include "xil_io.h"#define DDR_BASEARDDR XPAR_DDR_MEM_BASEADDR + 0x10000000int main(){ init_platform(); print

一、ZYNQ整体框图二、细节图三、PL与PS交互接口在 ZYNQ 芯片内部用硬件实现了 AXI 总线协议，包括 12 个物理接口，分别为S_AXI_HP{0:3}_FPD(PL为master,PS为slave)，S_AXI_LPD(PL为master,PS为slave)，S_AXI_ACE_FPD(PL为master,PS为slave)，S_AXI_ACP_FPD(PL为master,PS为slave)，S_AXI_HPC{0,1}_FPD(PL为master,PS为slave)，M_

axi协议解读及观测方式

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这里写自定义目录标题欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入欢迎使用Markdown编辑器你好！ 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Mar

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有两种方法：第一种：在约束文件中进行设置set_property BITSTREAM.CONFIG.UNUSEDPIN Pulldown [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN Pullnone [current_design]以上语句三选一，怎么选看实际需求。通常我都选最后一条，未使用引脚悬空。第二

这个问题主要会在添加axi-uartlite后出现，尤其是当uartlite波特率为9600时。参考添加链接描述