axi-stream data fifo 的使用方式

原创 已于 2022-05-17 12:19:16 修改 · 3.3k 阅读 · 10 ·
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于 2022-05-17 12:18:50 首次发布
本文详细介绍了AXI-Stream接口的基本原理，包括tvalid和tready信号的重要性，以及附加信号如tuser、tlast和tkeep的功能。接着，文章重点讲解了AXI-Stream DATA FIFO的作用，作为输入输出接口为AXIS的缓冲器，用于跨时钟域数据传输和避免亚稳态。最后，提到了实际工程应用、仿真、源码链接和参考资料。

一、axi-stream 接口介绍

二、axi-stream接口信号
AXI Stream关键的只有两根信号线，及tvalid核tready。tvalid是主设备驱动的信号，表示Stream上的数据是有效的，tready由从设备驱动，表示从设备下一个时钟到来时能够接收数据。AXI Stream的特点是这两个信号不存在互相等待的关系，及数据传输只发生再两者均有效的时候，从而效率很高，可以认为是连续传输，避免了死锁的情况。

AXI Stream还有一些附加信号，通常是伴随再数据中传输，主要包括tuser，tlast，tkeep等。tlast在标准流协议中表示一个数据包结束，伴随最后一个数据传出，tuser可以很多位，是用户定义信号，用来表达用户自己需要传输的数据。tkeep是字节修饰符，位数位数据宽度/8，当总线数据某字节有效时，tkeep对应位就为高。
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三、axi-stream data fifo 介绍
AXI4 STREAM DATA FIFO是输入输出接口均为AXIS接口的数据缓存器，和其他fifo一样是先进先出形式。可以在跨时钟域的应用中用于数据缓冲，避免亚稳态出现。支持数据的分割和数据拼接。
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四、工程
五、仿真
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六、源码
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七、参考
AXI4-STREAM DATA FIFO学习
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详解AXI4-Stream接口（3）--AXI4 STREAM DATA FIFO IP的使用
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但是，请确保 AXI4-Stream 接口不会运行不足。The AXI4-Stream FIFO core supports two packet receiving modes: store-and-forward mode and cut-through mode.（AXI4-Stream FIFO核支持两种数据包接收模式：存储转发模式和直通模式。AXI4-Stream FIFO 内核旨在 提供对连接到其他 IP 的 AXI4-Stream 接口的内存映射访问 （例如 AXI 以太网内核）。
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FPGA 实战：基于双 FIFO+AXI4 的 ADC 数据 DDR3 存储与回读设计
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AXI_Stream_FIFO使用，注意不是AXI_Stream_DATA_FIFO。实验目的是不使用DMA实现AXI4 与 AXI_Stream 的数据转换。
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摘要： 仅仅讨论一下这个IP核的用法，从这个IP核入手，实际掌握tvalid、tready的用法，对日后整体了解并掌握AXI，应该会有帮助。
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stream_data_fifo接口与普通的FIFO方案基本差不多，只是写数据端为AXI-stream从接口，读书节端为AXI-stream主接口。
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在FPGA中，遇到数据流传输时经常会用到AXI-Stream协议，本文介绍了AXI-Stream 同步FIFO的设计与实现代码
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检查了一遍，然后经过测试发现，读数据端的时钟无效，然后造成s_axis_tready没有拉起来，把读数据的时钟换成正常时钟后，s_axis_tready也变正常了。如图所示，一开始s_axis_tready是正常的，但是之后开始写入数据时，s_axis_tready没拉起来。
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数据写入fifo后，数据立刻传输到stream接口，但是只有当写入包长度后，最后一个数据才会传输到stream接口，同时tlast拉高。数据写入fifo后，并不会立即传输到stream输出接口，只有当写入包长度后，指定长度的数据在stream接口上进行传输，传输最后一个数据tlast拉高。，full接口：0x1000)寄存器 //读数据，只要RLR（bit31不考虑）非空，就可以一直读），full接口：0x1000)寄存器 //根据包长度，读出对应长度的数据。
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FIFO存储器 是一个先入先出的双口缓冲器，即第一个进入其内的数据第一个被移出，其中一个是存储器的输入口，另一个口是存储器的输出口。
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