axi-stream data fifo 的使用方式

已于 2022-05-17 12:19:16 修改
阅读量3.2k 收藏 10
点赞数 1
CC 4.0 BY-SA版权
分类专栏： zynq 文章标签： fpga开发
于 2022-05-17 12:18:50 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/crjmail/article/details/124818441
本文详细介绍了AXI-Stream接口的基本原理，包括tvalid和tready信号的重要性，以及附加信号如tuser、tlast和tkeep的功能。接着，文章重点讲解了AXI-Stream DATA FIFO的作用，作为输入输出接口为AXIS的缓冲器，用于跨时钟域数据传输和避免亚稳态。最后，提到了实际工程应用、仿真、源码链接和参考资料。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

一、axi-stream 接口介绍

二、axi-stream接口信号
AXI Stream关键的只有两根信号线，及tvalid核tready。tvalid是主设备驱动的信号，表示Stream上的数据是有效的，tready由从设备驱动，表示从设备下一个时钟到来时能够接收数据。AXI Stream的特点是这两个信号不存在互相等待的关系，及数据传输只发生再两者均有效的时候，从而效率很高，可以认为是连续传输，避免了死锁的情况。

AXI Stream还有一些附加信号，通常是伴随再数据中传输，主要包括tuser，tlast，tkeep等。tlast在标准流协议中表示一个数据包结束，伴随最后一个数据传出，tuser可以很多位，是用户定义信号，用来表达用户自己需要传输的数据。tkeep是字节修饰符，位数位数据宽度/8，当总线数据某字节有效时，tkeep对应位就为高。
在这里插入图片描述

三、axi-stream data fifo 介绍
AXI4 STREAM DATA FIFO是输入输出接口均为AXIS接口的数据缓存器，和其他fifo一样是先进先出形式。可以在跨时钟域的应用中用于数据缓冲，避免亚稳态出现。支持数据的分割和数据拼接。
在这里插入图片描述
在这里插入图片描述

四、工程
五、仿真
在这里插入图片描述

最低0.47元/天 解锁文章

200万优质内容无限畅学
详解AXI4-Stream接口（3）--AXI4 STREAM DATA FIFO IP的使用
孤独的单刀
11-23 1万+
通过本文您会学到：1、了解XILINX IP核----AXI4 STREAM DATA FIFO；2、学习如何对IP核做仿真。
使用 Axi-Stream 数据 FIFO 的 FPGA 开发
VyActionscript的博客
09-16 853
例如，可以使用状态机来实现数据的写入和读取，以及处理 FIFO 满和空的情况。实例化 FIFO IP 核：在 FPGA 设计中，可以使用 Vivado 或 Quartus 等工具来实例化 Axi-Stream 数据 FIFO IP 核。它包含了时钟信号、复位信号、写使能信号、数据输入信号、读使能信号、数据输出信号、FIFO 满信号和FIFO 空信号等接口。使用上述代码，您可以根据需要实例化 Axi-Stream 数据 FIFO，并将其集成到您的 FPGA 设计中。，分别用于指示写指针和读指针的位置。
学习笔记20151211——AXI4 STREAM DATA FIFO
热门推荐
qq_20748649的博客
12-11 2万+
AXI4 STREAM DATA FIFO是输入输出接口均为AXIS接口的数据缓存器，和其他fifo一样是先进先出形式。可以在跨时钟域的应用中用于数据缓冲，避免亚稳态出现。支持数据的分割和数据拼接。
[AXIS] AXI4-Stream Data FIFO
最新发布
S&Z3463的博客
05-10 1102
AXI4-Stream Data FIFO IP 是一款功能强大且灵活的 AXI4-Stream 基础设施 IP 核，专为数据流缓冲和跨时钟域传输而设计。其支持块存储器和分布式存储器两种实现方式、可配置的 FIFO 深度和信号宽度，以及 FWFT 和状态监控功能，使其在视频处理、信号处理、网络数据包传输和 SoC 集成等领域具有广泛应用前景。
ZYNQ学习--AXI_Stream_FIFO
伊丽莎白的学习之路
10-28 1万+
AXI_Stream_FIFO使用，注意不是AXI_Stream_DATA_FIFO。实验目的是不使用DMA实现AXI4 与 AXI_Stream 的数据转换。
AXI-stream Data FIFO
Y__Yshans的博客
12-15 4642
摘要： 仅仅讨论一下这个IP核的用法，从这个IP核入手，实际掌握tvalid、tready的用法，对日后整体了解并掌握AXI，应该会有帮助。
AXI-Stream Data FIFO接口学习
摸鱼宗宗主的博客
07-15 8548
stream_data_fifo接口与普通的FIFO方案基本差不多，只是写数据端为AXI-stream从接口，读书节端为AXI-stream主接口。
AXI-Stream Data FIFO仿真调试
LeeConstantine的博客
06-19 941
检查了一遍，然后经过测试发现，读数据端的时钟无效，然后造成s_axis_tready没有拉起来，把读数据的时钟换成正常时钟后，s_axis_tready也变正常了。如图所示，一开始s_axis_tready是正常的，但是之后开始写入数据时，s_axis_tready没拉起来。
关于AXI4-STREAM DATA FIFO的理解及带FIFO的ADDA测试
weixin_45303812的博客
04-10 1万+
实验要求 DAC FIFO实验 基于“DDS IP 数字波形合成DAC ” “ ADDA测试” 实验方案 用MMCM 把 合成出100MHz的时钟，让DDS工作在100MHz时钟 让DAC和DAC的接口电路工作在50MHz，此时DAC的采样率为50MHz 在DDS和DAC接口电路之间，放置一个带独立时钟的AXI-Stream-Data FIFO，FIFO两端的时钟分别为DDS的工作时钟100MHz和DAC的工作时钟50MHz 生成FIFO需要带data count信号（本实验仅用于观察，以后的实
axi-stream data fifo 介绍
05-17
axi-stream data fifo 介绍
【AXIS】AXI-Stream FIFO设计实现
wjh776a68的博客
03-28 2385
在FPGA中，遇到数据流传输时经常会用到AXI-Stream协议，本文介绍了AXI-Stream 同步FIFO的设计与实现代码
axi4-stream-fifo使用
RayAdass的博客
09-19 2167
数据写入fifo后，数据立刻传输到stream接口，但是只有当写入包长度后，最后一个数据才会传输到stream接口，同时tlast拉高。数据写入fifo后，并不会立即传输到stream输出接口，只有当写入包长度后，指定长度的数据在stream接口上进行传输，传输最后一个数据tlast拉高。，full接口：0x1000)寄存器 //读数据，只要RLR（bit31不考虑）非空，就可以一直读），full接口：0x1000)寄存器 //根据包长度，读出对应长度的数据。
ZYNQ学习--AXI4-Stream data FIFO && FIFO的ADDA实验
伊丽莎白的学习之路
02-01 8262
FIFO存储器 是一个先入先出的双口缓冲器，即第一个进入其内的数据第一个被移出，其中一个是存储器的输入口，另一个口是存储器的输出口。
【AXIS】AXI-Stream FIFO设计实现（二）——包模式
wjh776a68的博客
03-29 1897
为了实现上述要求，在原有FIFO的基础上，增加packet_wr_cnt_r包写指针和packet_rd_cnt_r包读指针，在master上游发来tlast信号表示数据包结束时，packet_wr_cnt_r加1，在slave下游输出tlast信号表示数据包结束时，packet_rd_cnt_r加1，在GSR复位后，数据包读写指针均为0，因此只要数据包读写指针不等，FIFO中就存在上游模块已写完但下游模块尚未读完的数据包。如上图所示，有时下游模块要求当有数据输入时需要保持连续，直到一个完整的数据包结束。
AXI STREAM外设+AXI STRAM DATA FIFO+AXI DMA总线时序观察
w0827073X的博客
12-23 2749
搭建了AXI STREAM外设+AXI STRAM DATA FIFO+AXI DMA的测试环境，用ILA抓取各个环节的信号，直观感受AXI-STREAM外设开始传输和AXI DMA完成传输两个关键节点PS与PL的交互。
AXI-Stream 数据 FIFO 介绍
gitblog_09811的博客
10-28 646
AXI-Stream 数据 FIFO 介绍 【下载地址】AXI-Stream数据FIFO介绍 本文档旨在全面介绍AXI-Stream数据FIFO的设计概念、功能特点以及其在嵌入式系统中的应用。AXI-Stream是ARM AMBA（Advanced Microcontroller Bus Architecture）协议的...
AXI Streaming FIFO IP核（四）：AXI Streaming FIFO IP核使用例程
weixin_46268576的博客
09-09 1171
按照该篇文章例化自己的IP核：AXI Streaming FIFO IP核（三）：AXI Streaming FIFO IP的例化和内部寄存器例化好后的schematic图如下所示： 例化好IP核后，自己可以写一个顶层文件把该IP核包裹起来，方便接下来的使用 testbench的建立 我们例化的IP核是采用的axi_lite接口，因此我们在testbench中需要写一个axi_lite的写主机和读主机，用来模拟axi_lite对该IP核的读写。在testbench中方便我们使用，axi_lite的写
FPGA项目开发之AXI Stream FIFO IP
OpenFPGA的博客
11-04 4300
FPGA项目开发之AXI Stream FIFO IPXilinx Vivado中提供了AXI FIFO和AXI virtual FIFO类似IP，这篇文章主要通过实例来讲解这两个IP的使用方法。AXI Virtual FIFO ControllerFIFO 是我们设计中常用的工具，因为它们使我们能够在进行信号和图像处理时缓冲数据。我们还使用异步FIFO来处理数据总线的时钟域交叉问题。FIFO 的...
ip核中AXI-stream FIFO、AXI4-Stream Data FIFO、AXI Data FIFO区别
07-13
AXI-stream FIFO、AXI4-Stream Data FIFO 和 AXI Data FIFO 是三种常见的FIFO（First-In-First-Out）内存结构，用于在AXI（Advanced eXtensible Interface）总线上进行数据缓存和传输。它们的主要区别在于它们所支持的AXI接口版本和功能。 1. AXI-stream FIFO: AXI-stream FIFO 是最简单的FIFO结构，用于在AXI-stream接口中进行数据缓存和传输。它主要用于流式数据传输，如音频、视频等连续数据流。AXI-stream FIFO只有一个输入和一个输出接口，数据按照输入的顺序存储，并按照相同的顺序输出。它不支持数据帧的划分和标记。 2. AXI4-Stream Data FIFO: AXI4-Stream Data FIFO 是在AXI4-Stream接口规范下定义的FIFO结构。与AXI-stream FIFO相比，它具有更多的功能和扩展性。它支持数据帧的划分和标记，可以将连续的数据流划分为多个数据帧，并通过标记信号进行标识。AXI4-Stream Data FIFO还支持流控制信号，如有效性信号（TVALID）、空闲信号（TREADY）和结束信号（TLAST），用于控制数据的传输速率和状态。 3. AXI Data FIFO: AXI Data FIFO 是在AXI接口规范下定义的FIFO结构。它是更高级别的FIFO，支持AXI接口的全部特性和功能。除了数据缓存和传输外，它还支持读写地址突发传输、带宽控制、容错和错误检测等功能。AXI Data FIFO可以用于连接多个AXI总线设备，实现高速数据传输和存储。 总结起来，AXI-stream FIFO 是最简单的FIFO结构，适用于流式数据传输；AXI4-Stream Data FIFO 在AXI4-Stream接口规范下扩展了功能，支持数据帧划分和标记；AXI Data FIFO 是最高级别的FIFO结构，支持完整的AXI接口特性和功能。选择使用哪种FIFO结构，需要根据具体应用需求和所使用的接口规范来决定。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值