作STA要分析的时序路径四种中的一种，可看作是reg2reg的变种。详见STA：时序检查
4. input2output
第四种是发起触发器和捕获触发器都在芯片外部。
发起触发器到捕获触发器路径如下：
参数定义：
● T c l k 2 I N B T_{clk2INB} Tclk2INB：上升沿从时钟CLKM经过触发器UFF0传输到端口INB的延迟。
为端口INB相对于时钟CLKM的输入路径延迟，即 T c l k 2 I N B = T c l k 2 U F F 0 + T C K 2 Q U F F 0 + T U F F 02 I N B T_{clk2INB}=T_{clk2UFF0}+T^{UFF0}_{CK2Q}+T_{UFF02INB} Tclk2INB=Tclk2UFF0+TCK2QUFF0+TUFF02INB，通过下方SDC指定
# 最长路径，用于建立时间检查
set_input_delay -clock CLKM -max 1.5 [get_ports INB]
# 最短路径，用于保持时间检查
set_input_delay -clock CLKM -min 1 [get_ports INB]
● T I N B 2 P O U T T_{INB2POUT} TINB2POUT：数据从设计端口INB，经过一系列组合逻辑元件，最终到达POUT的延迟
取决于综合后端口INB到POUT之间的组合逻辑，组合逻辑延迟通过标准单元库的SDF指定。
● T P O U T 2 U F F 1 T_{POUT2UFF1} TPOUT2UFF1：数据从设计端口POUT输出，经过一系列组合逻辑元件，最终到达UFF1的延迟
● T c l k 2 I N C T_{clk2INC} Tclk2INC：上升沿从时钟CLKM输入通过端口INC输入至设计内部的延迟。
此处INC为时钟定一点，所以该延迟就为源延迟，通过下方SDC指定
set_clock_latency 0.8 -source [get_clocks CLKM]
● T I N C 2 P I N C T_{INC2PINC} TINC2PINC：时钟CLKM在设计内部传输的延迟。
设计内部时钟的网络延迟，通过下方SDC指定
set_clock_latency 0.2 [get_clocks CLKM]
● T P I N C 2 U F F 1 T_{PINC2UFF1} TPINC2UFF1：时钟CLKM通过端口PINC输出至UFF1的延迟。
● T c l k T_{clk} Tclk：时钟CLKM周期，注意该时钟并不是设计内部时钟。该值通过下方SDC指定
create_clock -period 10 -name CLKM [get_ports INC]
● T s e t u p _ u n c e r t a i n T_{setup\_uncertain} Tsetup_uncertain：时钟CLKM建立时间不确定度，即预期时钟沿提前一段时间。
该值通过下方SDC指定
set_clock_uncertainty -setup 0.3 [get_clocks CLKM]
● T h o l d _ u n c e r t a i n T_{hold\_uncertain} Thold_uncertain：时钟CLKM建立时间不确定度，即预期时钟沿延后一段时间。
该值通过下方SDC指定
set_clock_uncertainty -hold 0.4 [get_clocks CLKM]
● T s e t u p U F F 1 T^{UFF1}_{setup} TsetupUFF1：UFF1的建立时间。
● T o u t p u t U F F 1 T^{UFF1}_{output} ToutputUFF1：外部时序约束。POUT到UFF1/D端组合逻辑延迟与PINC到UFF1/CK端组合逻辑延迟的差，再加上UFF1的建立时间，即 T o u t p u t U F F 1 = T P O U T 2 U F F 1 − T P I N C 2 U F F 1 + T s e t u p U F F 1 / − T h o l d U F F 1 T^{UFF1}_{output}=T_{POUT2UFF1}-T_{PINC2UFF1}+T^{UFF1}_{setup}/-T^{UFF1}_{hold} ToutputUFF1=TPOUT2UFF1−TPINC2UFF1+Tsetu
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