Starry__的博客

本专栏主要内容是RTL算法相关IP的实现，以及部分功能模块实例的实现，介绍整个设计思路和流程，并提供代码和仿真结果。

目录1. wr_logic 与 rd_logic1.1. RAM 读使能与写使能1.2. full与empty判定：读写指针的扩展位1.3. RAM 读指针 与 写指针跨时钟域 中间态问题：带扩展位的Grey码跨时钟域 亚稳态问题：电平同步 带来的延迟跨时钟域 快采慢：跨时钟域 慢采快：1.4. 代码2. SDRAM2.1. 代码3. async_fifo逻辑和代码设计部分是异步FIFO的关键部分。按照从外到内的顺序设计逻辑（外部模块的端口是确定的，内部模块的要求可动态调整）所以先读写逻辑，最后是S

目录1. 功能2. 架构2.1. 顶层模块 async_fifo参数描述2.2. 伪双口RAM dual_port_ram参数描述2.3. 写逻辑 wr_logic参数描述2.4. 读逻辑 rd_logic参数描述3. 时序4. 代码异步FIFO常用于实现多bit数据的跨时钟域传输。1. 功能可实现快到慢、慢到快的跨时钟域多bit数据传输，具体功能介绍如下：、● 可对FIFO深度、宽度进行参数化自定义● 能够实现数据的异步读写功能，且读出的数据是先入先出的顺序● 能够指示FIFO空、满状态。同

介绍CORDIC基本原理及应用。

这是本人在实际工作中遇到的设计任务，借此研究状态机设计的优化策略。

本文将对IEEE 754 二进制表示十进制浮点数的标准进行介绍。

本文的目的是阐述如何将算法转化为RTL代码。

Step 5. 整理结果，得到单符号最终积为。Step 3. 初始化部分积，有。Step 4. 迭代运算5次。用于计算单符号位定点小数乘法。Step 2. 计算补码，有。Step 1. 扩位，得到。

最常见的应用就是协议数据包的解析和生成，可直接并行实现。协议如下// // //// //// // asdf数据协议 1 [63:0] 头帧，应为A623BEGFF91CDH58 2 [31:0] 数据体长度，此处应为 252 - 3 = 149 [63:32] 备用 3 [63:0] 到达时间 4 [15:0] 脉冲宽度 [63:16] 备用

先对该verify case进行语言描述，然后给出输入输出、parameter的设定情况，再给出波形图和log信息，最后总结。根据第1节功能描述部分，设计测试用例case，进行仿真验证，并收取覆盖率等信息。之后是需要配置的参数描述。

本文的目的是阐述RTL中的整数表示如果将最高位作为符号位，就是有符号整数，否则就是无符号整数verilog中或者不加，就为无符号数即对于Nbit的无符号数，二进制N′b000...00→N′b111...11N'b000...00→N'b111...11N′b000...00→N′b111...11，表示十进制0→(2N)−10→(2^{N})-10→(2N)−1verilog中，就为有符号数。有符号数用补码表示● 二进制正数_补：符号位（0为正）+原码。● 二进制负数_补：符号位（1为负）+补码。正负数转

这是本人在实际工作中遇到的设计任务，借此研究状态机设计的优化策略。

根据APB接口的特性，此处本质上是将APB接口转化为标准握手接口。