Starry__的博客

本专栏收录了FPGA&IC设计中常见的接口，以及相关的接口设计，正在更新。

IP 网际互连协议（Internet Protocol）根据「IP地址」将数据传输到指定的目标主机，是一种 「不可靠」的 「端到端」的数据包 「传输服务」所有的 TCP、UDP 及 ICMP 帧都以 IP 数据报格式传输。IP 协议位于以太网 MAC 帧格式的数据段。

回见对ICMP协议作介绍ICMP（Internet Control Message Protocol）Internet控制报文协议，是一种面向无连接的协议。功能是检错而不是纠错；它将出错的报文返回给发送方的设备，发送方根据ICMP报文确定「错误类型」，从而更好的重发错误的数据包。例如 IP 数据无法访问目标、IP 路由器无法按当前的传输速率转发数据包、路由器处理数据包产生错误等情况时，会自动发送 ICMP 消息。由于ICMP也是承载在IP之中的，所以将其放在传输层。

回见对TCP/IP协议簇传输层作介绍。

本文简单介绍一下Xilinx AXI GPIO IP的使用。

原文回到强烈推荐下面博客，详细阐述了TCP/IP协议概念和传输过程。

介绍PCIe拓扑结构下的DMA流程，实际上RC充当的就是DMA Controller的角色。

Memorty Mapped的意思是将所有PCIe设备Memory Space、I/O Space和Configuration Space全部映射到Host内存中。BAR空间：各PCIe设备自身（应用层）的Memory Space和 IO Space则是通过BAR寄存器映射到Host内存中，大小取决于BAR。4KB配置空间：用于标识PCIe协议功能相关的寄存器，包括BDF、MPS、PM、MSI等功能。个Function，每个Function都有一个4KB的Configuration Space（

原文地址。

原文地址Capbility空间采用链表结构，每个能力寄存器存储着下一个能力寄存器的地址，第一个能力寄存器的地址为Header Space的0x34 Capbility Pointer。系统软件从头空间的Capbility Pointer寄存器开始，按着链表遍历，不断判断Capbility ID直到找到所需的寄存器。例如下图。

以太网(Ethernet)是指遵守 IEEE 802.3 标准组成的局域网通信标准， IEEE 802.3 标准规定的主要是OSI参考模型中的物理层(PHY)和数据链路层中的介质访问控制子层(MAC)。IEEE 还有其它局域网标准，如 IEEE 802.11 是无线局域网，俗称 Wi-Fi。IEEE802.15 是个人域网，即蓝牙技术，其中的 802.15.4 标准则是 ZigBee 技术。

目录1.2. OSI(Open System Interconnect)网络与路由交换菜鸟FPGA以太网专题1.2. OSI(Open System Interconnect)

对HDMI接口作读书笔记，多数内容来自其他博客HDMI是一个可在单一接口结合无压缩高清视频，多声道环绕音频，和智能命令数据的数字接口。HDMI连接高清设备极为简单，同时对最新的产品功能提供一致和高性能效的传输。

原文地址。

原文地址PCIe总线的分层结构如下，包括应用层（Device Core）、事务层（Transaction Layer）、数据链路层（Data Link Layer）、物理层（Physical Layer）。各层级的功能如下：● 应用层（Device Core）：根据用户协议形成报文● 事务层（Transaction Layer）：发端将应用层发来的报文头加上帧头Header、尾加上ECRC（End-to-end CRC），形成（Transaction Layer Packet，TLP）发送给链路层。

目录1. Introduction2. Transaction Layer3. Data Link Layer4. Physical Layer1. Introduction2. Transaction Layer3. Data Link Layer4. Physical Layer

继续介绍Vivado的Memory Interface Generator（MIG）IP核中Memory Controller Block部分内容通过Native Interface接口将来自User Interface Block的请求存入一个逻辑队列中，这些请求可以重新排列以优化吞吐和延迟。再通过MC/PHY Interface接口与PHY层交互。该模块对应于源码的_mc.v。

本文借助Xilinx Vivado 7系列FPGA的Memory Interface Generator（MIG）IP核，对DDR控制器进行介绍。

介绍8B/10B编码的原理及相关数据流。

本博客为Xilinx 7系列FPGA的千兆比特高速收发器（Gigabit Transceiver, GT）介绍。

此处沿用Duplex Normal Reset Sequences时序图，只不过gt_reset和reset一开始就都拉高，持续128 user_clk+1s后gt_reset拉低，之后reset再拉高0.1s再拉低。这里就有个问题，hard_err导致的自动复位和用户通过reset和gt_reset的手动复位是什么关系？芯片复位时gt_reset和reset均为高电平，之后一定是gt_reset先拉低，reset后拉低。如果工作中用户需要手动复位，则核和GT复位时序如下图所示。本节介绍上电和复位时序。

本篇blog将介绍由xilinx开发的Aurora 8B/10B链路层协议，并介绍aurora ip使用。

目录1. IDLE：等待并数据到来1.1. valid&ready 的Slave写握手1.2. 异步FIFO 的Master读握手2. TRANS：并串转换2.1. 打包tx_data_frm2.2. 并串转换2.3. 发送完毕标志3. 基于valid&ready握手 的UART_TX代码4. 基于异步FIFO 的UART_TX代码当UART完成了模块分解和输出之后，就可以开始设计逻辑了，设计好了再写代码！！！！还是先从外围模块开始，UART_TX模块的功能比较简单，将多bit数据按照

Signal Source Width(bits) Description AWID Master AWID_WIDTH 写事务ID AWADDR Master

目录1. 功能介绍1.1. 全双工 串行帧结构1.2. 异步波特率UART接受器与收发器的 异步2. 架构2.1. uart2.2. uart_rx2.3. uart_tx3. 逻辑设计3.1. uart_tx3.2. uart_rx3.3. uart3.4. uart_tb4. 测试4.1. uart_tx slave写握手 测试4.2. uart_tx 并串转换 测试4.3. uart_rx 串并转换 测试4.4. uart_rx slave读握手 测试5. 基于UART实现Master向Slave存储

目录1. 介绍时序图例1.1. 特性2. 信号描述3. 状态机4. 传输4.1. 写传输4.2. 读传输主要是对APB总线进行介绍1. 介绍APB协议是一种低成本的接口，优化了功耗和接口复杂度。主要应用在低带宽、低速、低功率的外设，例如UART、I2C，可针对外围设备作功率消耗及复杂接口的最佳化。可在高级高性能总线（Advanced High-performance Bus, AHB）和低带宽的外围设备之间提供APB桥接器实现主从系统如下图所示也可将多个APB外设连接到高级可拓展接口(Ad

此处研究AXI到标准握手的桥接器，实现接口转化，例如下图是的，AHB2HANDSHAKE桥是作为AHB slave呈现的，由此可以得出桥接器的输入输出之后是参数描述

先想好再写代码解码器的思路很简单，将AXI信息交互分为读写两种。写控制AW通道依赖于AWADDR的高2bit，即AWSEL来片选Slave。写数据W通道其实也依赖于AWADDR的高2bit，因为只有这样才能把匹配的写控制和写数据正确的送入某个Slave。写反馈B通道同理。同理，读控制AR通道依赖于ARSEL，读反馈R通道也依赖于ARSEL。代码如下2. axi_round_robin_arbiter此处我们基于轮询的策略实现仲裁器经典的轮询仲裁IP输入只有req、输出只有grant，但对于AXI而言，是

这次基于AHB与APB的协议，设计一个片内各组件互联的架构

I2C介绍

AMBA中最重要的片内总线，适用于高性能、高带宽、高工作频率、低延迟系统，也是基于多主多从的架构与事务传输。AXI的特性包括：● 单通道体系，即控制通道与数据通道相互分离，可分别独立控制和优化。并且各通道传输方向单一，减少延迟。● 支持字节选通、非对齐数据访问● 只给出第一地址，亦可完成burst传输● 基于传输ID实现乱序传输● 允许电平同步。

目录1. baud_clk_gen1.1. 代码2. usart_tx3. usart_rx4. usart5. uart_tb逻辑设计部分可以参照uart进行设计，但是还是那句话——设计好再写代码！设计好再写代码！着急写代码是吧，着急写就白想活着！1. baud_clk_gen这个就单纯的根据波特率分频出一个sck时钟，不解释！1.1. 代码module baud_clk_gen#( parameter BAUD_RATE = 12500000, parameter PCLK_FREQ =

目录一、RapidIO背景介绍二、RapidIO协议概述2.1 包与控制符号2.2 包格式2.4 消息传递2.5 全局共享存储器2.6 流量控制2.7 串行物理层三、I/O逻辑操作与包格式四、维护操作与包格式五、消息操作与包格式六、总结本文是基于Xilinx平台SRIO介绍（一）RapidIO协议介绍的内容作读书笔记。一、RapidIO背景介绍RapidIO采用三层分级体系结构，包括逻辑层、传输层和物理层该分级结的如下图所示：● 逻辑层：位于最高层，定义全部协议和包的格式,它们为端点器件发起和完

目录1. 功能介绍1.1. 全双工 串行 同步波特率1.2. 工作模式Master/Slave Select Register（MSTR）Clock Polarity（CPOL）与 Clock Phase（CPHA）2. 架构3. 逻辑设计4. 测试《SPI Block Guide V04.01, Motorola, Inc》《FPGA Verilog开发实战指南——基于Altera EP4CE10》1. 功能介绍串行外设接口（Serial Peripheral Interface, SPI）

此处研究AHB Slave到 APB master的桥接器，实现接口转化，例如下图之后是参数描述

目录1. 介绍单一Manager例子2. 信号描述2.1. Manager2.2. Subordinate2.3. Interconnect针对AHB进行介绍1. 介绍主要针对高效率、高频宽及快速系统模块所设计的总线，可以连接如微处理器、芯片或芯片外的内存模块和直接存储器访问（Direct Memory Access, DMA）模块等。最常见的AHB从属设备包括内存设备、外部存储接口（External Memory Interfaces, EMIF）和高带宽外设。而对于低带宽外设来说，通常驻留在

目录本文是基于Xilinx平台SRIO介绍（二）SRIO IP核基础知识的内容作读书笔记。

目录1.baud_clk_gen2. spi_master3. spi_slave4. spi5. spi_tb1.baud_clk_gen2. spi_master3. spi_slave4. spi5. spi_tb

目录一、SRIO扫盲篇——RapidIO协议介绍二、Xilinx平台SRIO - IP核基础知识三、SRIO时钟与复位四、SRIO IP核配置使用教程五、示例工程Example Design介绍六、SRIO收发测试针对SRIO进行介绍，可参考Xilinx的官方文档Xilinx Document Navigator pg007本文是在Xilinx平台SRIO介绍（汇总篇）的基础上作读书笔记。关于RapidIO - 知乎一、SRIO扫盲篇——RapidIO协议介绍对高速接口RapidIO的协议介绍

目录1. IDLE：等待串数据到来2. REC：串并转换3. ARB：裁决校验位3.1. valid&ready 的Slave读握手3.2. 异步FIFO 的Master写握手3. 基于valid&ready握手 的UART_RX代码4. 基于异步FIFO 的UART_RX代码当UART完成了模块分解和输出之后，就可以开始设计逻辑了，设计好了再写代码！！！！接受模块的流程应该是这样的：先是空闲，然后rx出现低电平表示单bit数据来了，开始串转并，转好之后判断校验位，未通过直接丢掉，通过