Xilinx vivado 常用IP核使用

1. Accumulator 12.0

累加器，可不断将输入端的数据累加。

该IP核内部很多选项容易理解，下面仅说明几个不易理解的：

Basic - Implement using：此处Frabic表示仅使用LUT和FF实现累加器，DSP48表示只使用DSP实现累加器，可通过左侧的Information - Resource Estimates查看资源使用

Basic - Implement using表示在Basic选项卡中的Implement using项

Basic - Accumulation mode：工作模式，可以是Add累加器、Substract累减器，也可以添加一个端口表示工作模式Add Substract

Basic - Latency：指输出Q之后输入B几个时钟周期

Control - Bypass：指是否输出与输入相等Q==B，不实现累加功能

累加器位于Xilinx Document Navigator 的pg119

2. Aurora 8B10B 11.1

采用并行方式传输高速的数据流有很多设计难点，未来高速数据传输主要采用串行方式传输，Xilinx推出内嵌高速串行收发器Rocket I/O的FPGA产品，并在此基础上开发了Aurora协议

Aurora协议是由Xilinx 公司提出的开放、免费、轻量级的可配置数据链路层协议，主要用于在多个高速串行通道之间进行点对点的数据传输，由于具有高速数据传输和简单易用的特点而得到了系统设计者的关注。其设计目的是使其他高层协议可以很简单地运行在Aurora之上，其中Aurora IP核支持与光纤的无缝连接，传输过程中抗电磁干扰能力强，集成度高，灵活性强。目前光模块速率已经达到10Gbps以上。

位于Xilinx Document Navigator 的pg046
FPGA设计心得（3）Aurora IP core 的理论学习记录
基于FPGA实现Aurora高速串行接口 - 付费
Speedgoat FPGA板卡使用系列文章 | Aurora协议

3. Clocking Wizard

3.1. 时钟资源

7 系列的 FPGA 使用了专用的全局(Global)和区域(Regional)IO 和时钟资源来管理设计中各种
的时钟需求。

时钟管理模块(Clock Management Tiles, CMT)提供了时钟合成(Clock frequency synthesis)，倾斜矫正(deskew)，过滤抖动(jitter filtering)功能，每个CMT包括一个MMCM(Mixed-Mode Clock Manager)和一个锁相环PLL(Phase-Locked Loop)。

● MMCM 用于在与给定输入时钟有设定的相位和频率关系的情况下，