SystemVerilog HVL：简介及内容导航

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1.介绍

硬件验证语言（Hardware Verification Language, HVL） 是一种能够用于验证数字电路的语言。

而SystemVerilog（简称SV）则是专门针对数字集成电路（Integrated Circuit, IC）or 数字芯片的功能验证的的HVL语言。

1.1. 什么是SystemVerilog HVL

本blog将在Verilog HDL的基础之上继续描述SystemVerilog。

由于SV的内容较多，因此作者将内容划分为多个文章，文章链接导航如下。

2. 数据类型

主要介绍了SV的各种数据类型，在Verilog的基础上更加贴近于C++。

例如logic,int,string,const,struct,typedef等等，也更加好用。

SystemVerilog HVL：数据类型

3. 数据结构

相比于Verilog增加了数据结构的内容，常用的包括数组和队列。

SystemVerilog HVL：数据结构

4. 子程序

主要内容有程序块、函数、任务等等子程序。

SystemVerilog HVL：子程序

5. 面向对象编程(Object Oriented Programming, OOP)

这是SV新添加的重要特性，完整包含封装、继承和多态，也是向C++靠近的重要内容。

SystemVerilog HVL：面向对象编程(Object Oriented Programming, OOP)

6. 断言（System Verilog Assertion, SVA）

断言是做验证非常重要的工具，主要用于判断时序是否满足既定规律

SystemVerilog HVL：立即断言

SystemVerilog HVL：并发断言 之 sequence

SystemVerilog HVL：并发断言 之 property

7. 随机化

对于验证而言，为DUT产生完整而随机的激励是很重要的内容

SystemVerilog HVL：随机化

8. 线程

与Verilog类似，大部分事务均是并发执行的，各并发事务运行在各自的线程里。

SystemVerilog HVL：线程

9. 功能覆盖率

功能覆盖率是用来衡量哪些功能已经被测试验证，哪些未得到测试验证，并提出功能覆盖率测试的方法。

SystemVerilog HVL：功能覆盖率