SystemVerilog HVL：简介及内容导航

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分类专栏： 数字IC验证方法学 文章标签： fpga开发 数字IC IC验证
于 2021-12-14 10:58:55 首次发布
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本文详细介绍了SystemVerilog HVL，包括其作为硬件验证语言的角色，以及在数字IC验证中的应用。内容涵盖数据类型、数据结构、子程序、面向对象编程、断言、随机化、线程和功能覆盖率等方面，为读者提供全面的SystemVerilog学习导航。

目录

在这里插入图片描述

1.介绍

硬件验证语言（Hardware Verification Language, HVL） 是一种能够用于验证数字电路的语言。

而SystemVerilog（简称SV）则是专门针对数字集成电路（Integrated Circuit, IC）or 数字芯片的功能验证的的HVL语言。

1.1. 什么是SystemVerilog HVL

本blog将在Verilog HDL的基础之上继续描述SystemVerilog。

由于SV的内容较多，因此作者将内容划分为多个文章，文章链接导航如下。

2. 数据类型

主要介绍了SV的各种数据类型，在Verilog的基础上更加贴近于C++。

例如logic,int,string,const,struct,typedef等等，也更加好用。

SystemVerilog HVL：数据类型

3. 数据结构

相比于Verilog增加了数据结构的内容，常用的包括数组和队列。

SystemVerilog HVL：数据结构

4. 子程序

主要内容有程序块、函数、任务等等子程序。

SystemVerilog HVL：子程序

5. 面向对象编程(Object Oriented Programming, OOP)

这是SV新添加的重要特性，完整包含封装、继承和多态，也是向C++靠近的重要内容。

SystemVerilog HVL：面向对象编程(Object Oriented Programming, OOP)

6. 断言（System Verilog Assertion, SVA）

断言是做验证非常重要的工具，主要用于判断时序是否满足既定规律

SystemVerilog HVL：立即断言

SystemVerilog HVL：并发断言 之 sequence

SystemVerilog HVL：并发断言 之 property

7. 随机化

对于验证而言，为DUT产生完整而随机的激励是很重要的内容

SystemVerilog HVL：随机化

8. 线程

与Verilog类似，大部分事务均是并发执行的，各并发事务运行在各自的线程里。

SystemVerilog HVL：线程

9. 功能覆盖率

功能覆盖率是用来衡量哪些功能已经被测试验证，哪些未得到测试验证，并提出功能覆盖率测试的方法。

SystemVerilog HVL：功能覆盖率

SystemVerilog HVL：功能覆盖率
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### SystemVerilog 语法概述 SystemVerilog 是一种硬件描述和验证语言，它扩展了 Verilog HDL 的功能，支持 RTL 设计、验证以及高级验证技术。以下是关于 SystemVerilog 的一些重要概念及其语法： #### 数据类型 SystemVerilog 提供多种数据类型来满足不同的设计需求。其中分为双态（2-state）和四态（4-state）两种主要类别。 - **双态数据类型**: - `bit`: 表示二进制值 0 或 1，适用于高性能仿真的场景[^2]。 - `byte`, `shortint`, `int`, `longint`: 定义不同宽度的整数类型，默认为有符号数[^2]。 - `time`: 64 位整数，表示时间，默认单位为秒[^2]。 - `real` 和 `shortreal`: 分别对应 IEEE 754 单精度浮点数和双精度浮点数。 - **四态数据类型**: - `logic` 和 `reg`: 类似于传统 Verilog 中的寄存器类型，能够表示四种状态（0, 1, X, Z），默认初始化为未知状态 X[^2]。 - `integer`: 32 位无符号整数，常用于循环索引或其他控制变量。 #### 子程序定义 (`task` 和 `function`) 在 SystemVerilog 中，可以通过 `task` 和 `function` 实现代码重用。两者的区别如下： - `task` 支持耗时语句（如延迟 `#delay`），而 `function` 不允许任何耗时操作[^2]。 - `task` 能够调用其他 `task` 和 `function`，但 `function` 只能调用其他 `function`[^2]。 为了实现动态分配资源的目的，在某些场合下可以使用 `automatic` 关键字修饰这些子程序，使其采用栈上的自动存储方式而非全局静态存储[^1]。 #### 并发结构 (`fork...join`) 并发执行是硬件设计的重要特征之一。通过 `fork...join` 结构可以在同一时刻启动多个独立的任务或进程。常见的形式包括但不限于以下几种： - `fork ... join_any`: 当任意一个分支完成时立即退出整个并行块； - `fork ... join_none`: 启动所有线程后立刻继续后续代码运行而不等待任何一条路径结束； - 默认情况下的 `fork ... join`: 所有的线程都完成后才会离开该区域[^3]。 #### 随机化机制 对于复杂的验证环境来说，随机刺激生成是非常必要的手段。利用内置的方法比如 `randomize()` 函数配合约束条件表达式(constraints)，我们可以轻松地创建各种各样的输入组合覆盖边界案例等特殊情形。另外还有专门针对单个属性启用/禁用随机化的工具——`rand_mode()` 方法[^4]。 ```systemverilog class Packet; rand bit [7:0] data; constraint c_data {data > 0 && data < 255;} endclass : Packet Packet pkt = new(); if (!pkt.randomize()) $fatal(1,"Randomization failed"); ```
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