SystemVerilog HVL：数据结构

已于 2022-03-26 13:41:15 修改
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分类专栏： 数字IC验证方法学 文章标签： 数据结构 fpga/cpld fpga开发
于 2021-12-27 11:29:09 首次发布
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本文链接：https://blog.youkuaiyun.com/Starry__/article/details/122168244
本文详细介绍了SystemVerilog中的数据结构，包括动态数组、关联数组和队列的特性及操作。动态数组在长度变化时需要重新分配内存，操作复杂度为O(n)；关联数组类似于键值映射，查找效率高但遍历效率低；队列提供快速的首尾元素添加和删除，内存中连续存储。选择数据结构时，应根据需求考虑索引连续性、长度变化和操作效率。

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目录

1. 数组

作为最常见的数据结构，SV的数组也在verilog的基础上逐渐向C++靠拢。

注意：访问越界的数组地址时，四状态类型返回x，二状态类型返回0

int array1[0:15];
int array2[16];
int array3[4
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