SystemVerilog HVL：数据结构

已于 2022-03-26 13:41:15 修改
阅读量719 收藏 2
点赞数
CC 4.0 BY-SA版权
分类专栏： 数字IC验证方法学 文章标签： 数据结构 fpga/cpld fpga开发
于 2021-12-27 11:29:09 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/Starry__/article/details/122168244
本文详细介绍了SystemVerilog中的数据结构，包括动态数组、关联数组和队列的特性及操作。动态数组在长度变化时需要重新分配内存，操作复杂度为O(n)；关联数组类似于键值映射，查找效率高但遍历效率低；队列提供快速的首尾元素添加和删除，内存中连续存储。选择数据结构时，应根据需求考虑索引连续性、长度变化和操作效率。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

目录

1. 数组

作为最常见的数据结构，SV的数组也在verilog的基础上逐渐向C++靠拢。

注意：访问越界的数组地址时，四状态类型返回x，二状态类型返回0

int array1[0:15];
int array2[16];
int array3[4
了解本专栏 订阅专栏 解锁全文 超级会员免费看
SystemVerilog HVL：简介及内容导航
Starry__的博客
12-14 2513
目录1.介绍1.1. 什么是SystemVerilog HVL2. 数据类型3. 数据结构4. 子程序5. 面向对象编程(Object Oriented Programming, OOP)6. 断言（System Verilog Assertion, SVA）7. 随机化8. 线程9. 功能覆盖率10. 多路数据整形器（Multi Channel Data Formatter, MCDF）验证项目 1.介绍 硬件验证语言（Hardware Verification Language, HVL） 是一种能
SystemVerilog HVL：多路数据整形器（Multi Channel Data Formatter, MCDF）验证项目
Starry__的博客
01-25 2932
目录1. 验证框架2. testbench2.1. dut2.2. environment2.2.1. agenttrans2.2.1.1. generator：随机化trans、放入信箱2.2.1.2. stimulator：信箱中取出trans、并送入至interface.clocking块2.2.1.3. interface：驱动clocking 和 采样clocking2.2.1.4. monitor2.2.2. checker2.2.2.1. reference mod3. 复用 本文将以MCDF
System Verilog
02-26
System Verilog 的分析
system verilog之数据结构
qq_40571921的博客
02-16 796
1、结构体和联合体（参考黄皮书） 联合体：只存储一个元素，这个元素是不同的数据类型；其本质是提供了一种允许多种方式方式来使用同一块存储空间。典型应用：一个值可能是有符号或没符号的，但每次只使用其中一种。 typedef union{ // 使用了typedef来定义的这种方式，叫自定义联合体；否则就是匿名联合体 int i ; int unsigned u_i; } data_t 每一次读联合体的成员与上一次存储联合体的成员，必须相同，否则会报错。 结构
[systemverilog]1_数据结构
freddiemore的博客
10-23 497
sformat ( output_var , format_string [ , list_of_arguments ] )：$sformat()比$sformatf()多了第一个参数，第一个参数就是放整理好的字符串的容器。根据数组是否为组合型而占用存储空间不同，以32bit为一个存储空间的话，组合型的（pack）存储是连续的，而非组合的数组中的每个组员占用一个存储空间。因为logic是四值逻辑，需要两bit的存储，所以对于pack而言，24*2=48，而24bit为一个单元，故需要两个单元;
芯片验证从零开始系列（二）——SystemVerilog数据结构
sz_woshishazi的博客
06-06 2407
芯片验证从零开始系列（一）——SystemVerilog数据结构SystemVerilog的数据类型二值逻辑定宽数组合并数组队列关联数组数组的方法数据类型选择的经验灵活性存储量排序自定义类型联合合并结构类型转换静态转换流操作符枚举字符串 IC验证行业中主流的语言就是SystemVerilog，其占比高达70%以上。而验证方法学主流是UVM，占比也是碾压姿态，并且两者还有不断增长的趋势。 所以要想学好IC验证，SystemVerilog和UVM是必学的。 所以笔者从SV开始学习。 SystemVerilog的
system verilog 的五大数据结构
qq_40571921的博客
07-05 414
module ： 属于硬件范围，默认存储类型：static； interface：属于硬件范围，默认存储类型：static； program：属于软件范围，默认存储类型：static（不太确认）； class：属于软件范围，默认存储类型：automatic； package：属于软件范围，默认存储类型：automatic；（需要进一步确人） ...
SystemVerilog与UVM：选择正确验证方法的专家建议
SystemVerilog和UVM的验证概述 ## 1.1 现代数字设计的挑战 随着集成电路设计复杂性的增加，传统的硬件描述语言(HDL)和模拟验证技术已无法满足快速迭代和设计规模的需求。现代数字设计的验证流程要求更高效的测试...
NC_Verilog与SystemVerilog深度对比：掌握两者的决定性差异
文章首先概述了两种语言的基本概念和语法结构，然后深入比较了它们在数据类型、操作符、模块定义以及系统任务和函数方面的不同。此外，文章探讨了高级特性，包括验证方法学、并发与同步机制，以及系统级建模的实现，...
SystemVerilog学习笔记（三）：结构体与联合体
最新发布
qq_38156104的博客
11-11 1375
在 RTL 代码中，压缩结构体被视为单个向量，结构体中的每个数据类型都表示为位字段。不同的变量在结构内部保存不同的数据，称为结构成员。未压缩的结构比压缩的结构具有更多的内存占用。这里“int”是最大的数据类型，因此联合体中的所有其他成员共享 32 位。默认情况下，结构体最初是未压缩的形式，但可以使用“packed”关键字将其转换为压缩结构。“字节”占用 8 位，位[7:0] 为 8 位，逻辑[15:0] 为 16 位。结构与普通数组不同，因为数组仅使用相同类型和大小的元素，而结构体使用不同的数据类型。
SystemVerilog基础（1）：数据类型
wxt16的博客
01-10 3288
Verilog HDL中有19中数据类型：（与实际硬件电路映射）（1）连线型① wire, tri：标准连线型② wor, trior：多重驱动时，具有线或特性的连线型③ wand, trand：多重驱动时，具有线或特性的连线型④ trireg：具有电荷保持特性的连线型（用于电容节点的建模，缺省初始值为x）⑤ tri1, tri0：上拉/下拉电阻（若无驱动源，值为1/0）⑥ supply1, supply0：对电源（VCC）/地（GND）建模，即高电平1/低电平0（2）寄存器型：reg。
【Linux系统编程二十一】：(进程通信3)--消息队列/信号量(system v标准的内核数据结构的设计模式)
Extreme_wei的博客
12-12 1186
【Linux系统编程二十】：本篇将总结进程间通信之消息队列和信号量，并介绍system v标准下的内核数据结构是如何设计的，以及互斥，临界的等概念的引出，信号量的本质就是一把计数器，PV操作就是对计数器的加加减减，以上部分为后面的多线程作铺垫，
System Verilog 100问 —— 基础篇
EthanJiangsq的博客
06-22 1700
1、什么叫做线程间的通信，线程以及线程间的通信方式有哪些？ 测试平台中所有线程都需要同步并交换数据，所有数据交换和控制的同步被称为线程间的通信。在SV中通信方式有：信箱、事件、旗语。 2、system Verilog中有哪些覆盖率（coverage）的类型？ 代码覆盖率（code coverage）：量化执行了多少行代码（line coverage），执行了那些路径（path coverage），位变量的值是否覆盖了“0”和“1”（toggle coverage），状态机中的那些状态和转换已被访问（FSM
System Verilog与UVM学习笔记--连载（1）
chenkk9966的博客
01-31 1408
记录学习System verilog 以及UVM相关知识 与大家一起分享一同进步
SystemC 中自定义接口数据结构
poena的博客
11-21 800
如果在port(sc_in, sc_out)中使用自定义的数据结构，如struct xxx。还必须要重载4个函数： operator = operator << operator == sc_trace 详细说明参考：https://www.doulos.com/knowhow/systemc/faq/#q1%C2%A0 ...
SystemVerilog数据类型和操作方法
qq_40263454的博客
04-03 2195
逻辑类型相当于verilog中reg变量的改进版，是的变量可以被连续赋值、门单元和模块所驱动；任何使用线网的地方都可以使用logic，唯一要注意的是logic不能进行多驱。
动态数组、关联数组、队列——SV，SystemVerilog
热门推荐
SummerXRT的博客
05-22 1万+
1.定宽数组 声明： int lo [0:15]; int lo [16]; //16个整数[0]...[15] int arr[0:7] [0:3]; // 等效与 int arr[8] [4]; 8行4列的数组 arr[8] [4]=1;// 设置数组的最后一个元素为1 知识1 – for 和 foreach 的使用 对于f[0:4
SystemVerilog学习之路（4）—动态数组、队列和关联数组
qq_38113006的博客
09-04 1万+
UVM学习之路（4）— SystemVerilog的动态数组、队列和关联数组 一、前言 SystemVerilog提供的动态数组类型，可以在仿真时分配空间或者调整宽度，这样在仿真中就可以使用最小的存储量。 SystemVerilog引进了一种新的数据类型—队列，它结合了链表和数组的优点。队列与链表相似，可以在一个队列中的任何地方增加或删除元素，这类操作在性能上的损失比动态数组小得多，因为动态数组需要分配新的数组并复制所有元素的值，队列与数组相似，可以通过索引实现对任一元素的访问，而不需要像链表那样去遍历目标
systemverilog 学习笔记（一）数据类型
sunshinelifes的博客
11-06 6448
一、内建数据类型 小结： 1.逻辑类型logic 2.双状态和四状态类型 1.逻辑类型（logic） logic功能 （1）被作为变量 （2）连续赋值 （3）门单元 （4）模块驱动 logic注意： 不能有多个结构性的驱动，如双向总线建模，双向总线建模只能用wire类型。 *2.双状态数据类型（bit，shortint，byte，int，longint）和四状态数据类型（integer） （1）b...
《SystemVerilog for Verification》首版要点回顾
SystemVerilog引入了类的概念，允许设计师以面向对象的方式定义和使用抽象的数据结构和方法。这为创建复杂的测试场景、环境和组件提供了极大的灵活性。在《SystemVerilog for Verification》第一版中，Chris Spear...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

Starry丶

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值