SystemVerilog HVL：并发断言 之 property

已于 2025-07-28 19:48:52 修改
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分类专栏： 数字IC验证方法学 文章标签： 嵌入式硬件 数字IC IC验证
于 2022-03-28 22:34:42 首次发布
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本文链接：https://blog.youkuaiyun.com/Starry__/article/details/123808466
本文介绍了SystemVerilog的并发断言property，包括property的介绍、应用及其在数字IC验证中的重要作用。详细讨论了蕴含算子、disable iff、时钟管理和局部变量的使用。此外，还提供了多个实例，如数据有效性限制、协议检查和SDRAM读取竞争冒险问题的解决方案，展示property在验证中的实际应用。

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目录

之前讲到，如何使用sequence描述一些信号的时序规律，以及如何判断是否匹配。

这次讲property，将sequence封装，并作断言。

1. property 介绍

得到了sequence之后，就可以将sequence封装至property内了。

当然也是非常灵活的，可以在property中封装其他property

property p1;
	s1;
endproperty

property p2;
	@(posedge clk) disable iff(~rst_n)
		vld |->
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