【Verilog基础】一文搞懂 时钟门控（Clock-Gating） 电路

面试常考知识点：

• 1、（只用逻辑门实现门控）对于只用与门（与非门）实现门控时钟时，使能信号只能在时钟低电平期间跳变；对于只用或门（或非门）实现门控时钟时，使能信号只能在时钟高电平期间跳变；
• 2、（锁存器门控）对于后级寄存器在时钟的上升沿采样数据时，使用与逻辑门控；对于后级寄存器在时钟的下降沿采样数据时，使用或逻辑门控。
• 3、（寄存器门控用的不多，但是笔试有时也会考到）除了使用锁存门控，还可以使用寄存门控。寄存器与门控需要注意是下降沿采样EN信号，然后EN与时钟相与输出；寄存器或门控需要注意是上升沿采样EN信号，然后EN取反，最后取反EN与时钟相或输出。