【校招Verilog进阶挑战】 跨时钟域传输篇：VL25 脉冲同步电路（快时钟域到慢时钟域）

题目

描述：从A时钟域提取一个单时钟周期宽度脉冲，然后在新的时钟域B建立另一个单时钟宽度的脉冲。

A时钟域的频率是B时钟域的10倍；A时钟域脉冲之间的间隔很大，无需考虑脉冲间隔太小的问题。

电路的接口如下图所示。data_in是脉冲输入信号，data_out是新的脉冲信号；clk_fast是A时钟域时钟信号，clk_slow是B时钟域时钟信号；rst_n是异步复位信号。

输入描述：
input clk_fast ,
input clk_slow ,
input rst_n ,
input data_in

输出描述：
output dataout

题解

快时钟域的脉冲到慢时钟域，如果想让慢时钟域采集到该脉冲，基本思想是：展宽脉冲！

由于A时钟