【校招Verilog进阶挑战】序列检测篇:VL3、不重叠序列检测(体会:拼接晚数据一拍)

本文介绍了如何使用Verilog HDL设计一个序列检测模块,用于检测输入信号是否包含011100序列。模块在每六个输入为一组的情况下进行检测,并在满足条件时触发match信号,否则触发not_match信号。文中提供了状态机法和序列缓存对比法两种解决方案,并给出了状态转移图和关键波形图。

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题目

描述
请编写一个序列检测模块,检测输入信号(a)是否满足011100序列, 要求以每六个输入为一组,不检测重复序列,例如第一位数据不符合,则不考虑后五位。一直到第七位数据即下一组信号的第一位开始检测。当信号满足该序列,给出指示信号match。当不满足时给出指示信号not_match。

模块的接口信号图如下

在这里插入图片描述

模块的时序图如下

在这里插入图片描述

请使用Verilog HDL实现以上功能,要求使用状态机实现,画出状态转化图。并编写testbench验证模块的功能。

输入描述
clk:系统时钟信号
rst_n:异步复位信号,低电平有效
a:单比特信号,待检

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