这是一份针对2023年校招的数字集成电路笔试题，涵盖单选题和多选题，包括组合逻辑、时序电路、Verilog语法、功耗管理、时钟同步等多个方面，旨在考察应聘者的数字IC基础知识和设计能力。
文章目录
- 单选题
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- 1.已知“a=1'b1;b=3'b001;”,那么{a,b}=（）
- 2.描述组合逻辑时，当if语句不需要有else分支时，不写else分支，可以节省面积（）
- 3.reg [255:0] mem [31:0];该声明定义了一个位宽为32bits，深度为256的memory（）
- 4.现有表达式expr=cond_expr?expr1:expr2，如果cond_expr为x或者z，expr1=1001;expr2=1010，则expr应为（）
- 5.同步时序电路的状态只在统一的时钟脉冲控制下才同时变化一次，如果时钟脉冲没有到来，即使输入信号发生变化，电路的状态仍不改变（）
- 6.如下一个分频电路，触发器DIV_FF的建立时间为2ns，保持时间为2ns，逻辑延时为6ns，反相器INV_1、INV_2的逻辑延时为2ns，连线延时为0。那么该电路正常工作的最高频率为多少？（）
- 7.循环表达式的循环次数必须为常数（）
- 8.下面哪种异步处理的方法完全正确 （）
- 9.下列降功耗措施哪个可以降低峰值功耗（）
- 10.如下Modelsim命令在Testbench中的执行顺序正确的是（）
- 11.在同步电路设计中，电路的时序模型如下：T1为触发器的时钟端到数据输出端的延时，T2和T4为连线延时，T3为组合逻辑延时，T5为时钟网络延迟。假设时钟clk的周期为Tcycle、Tsetup分别为触发器的setuptime和hold time。那么，为了保证数据正确采样（该路径为非multi-cycle路径），下面等式是否正确？（）
- 12.相较于模拟通信系统，以下不属于数字通信系统优势的是（）
- 13.假设输入信号X位宽为10bit，InputA位宽为5bit，InputB位宽为14bit，实现Y=X*InputA+InputB功能，并要求不损失精度，那么输出信号Y位宽应不小于（）
- 14.下图是长除法CRC4电路，请选择对应的多项式（）
- 15.亚稳态状态是必须避免的，亚稳态现象可以导致如下后果（）
- 16.如下图，对时钟到输出时间分析正确的是（）
- 17.以下说法错误的是（）
- 18.编写Verilog HDL程序时，变量的定义不可以与关键词冲突（）
- 19.为了保证验证过程的效率，需要想到什么马上就验证什么（）
- 20.以下描述错误的是（）
- 21.异步FIFO读写地址编码常采用独热码，以便于读写地址跨异步时钟域处理（）
- 22.两个同源时钟之间可能是同步时钟，也可能是异步时钟（）
- 23.形式验证技术需要外界提供测试向量和时钟激励（）
- 24.下列跨时钟域设计存在问题的是（）
- 25.异步时钟数据采样的方法错误的是（）
- 26.（1）（2）所描述的电路功能是否相同？哪种描述综合结果面积较小？（）
- 27.表示任意两位无符号十进制数需要（）位二进制数
- 28.随机测试不具有目标性，我们在验证中不应该使用随机测试，应该全部采用直接测试激励（）
- 29.下面两段代码中in、q1、q2和q3的初值分别为0、1、2、3，那么经历1个时钟周期后，左侧q3的值和右侧q3的值分别变成了（）
- 30.十六路数据选择器的地址输入端至少需要几根线（）
- 31.乒乓buffer可以提高系统的数据吞吐量，提高系统的处理并行度（）
- 32.组合逻辑电路的逻辑冒险现象是由于（）引起的
- 33.下面不属于时钟基本要素的是（）
- 34.从后端设计考虑，在必须使用门控时钟的时候，需要遵循一个原则：门控时钟的输出只能跟着时钟信号进行跳变，而不能跟着控制信号进行跳变，也就是说对于用NAND Gate或者AND Gate实现的门控时钟，控制信号只能在时钟的低电平处进行跳变；对于用OR Gate或者NOR Gate实现的门控时钟，控制信号只能在时钟的高电平处跳变（）
- 35.假设一个3bit计数器（计数范围0~6）工作在36MHz时钟域下，要把此计数器的值传递到另一异步100MHz时钟域，以下方式不正确的是（）
- 36.下面有关SRAM和DRAM的叙述，正确的有（）
- 37.以下触发器不是按功能分类的是（）
- 38.时钟的占空比指的是（）
- 39.在异步FIFO设计中，满信号由读时钟产生，空信号由写时钟产生（）
- 多选题
单选题
1.已知“a=1’b1;b=3’b001;”,那么{a,b}=（）
【A】3’b001
【B】3’b101
【C】4’b0011
【D】4’b1001
2.描述组合逻辑时，当if语句不需要有else分支时，不写else分支，可以节省面积（）
【A】正确
【B】错误
3.reg [255:0] mem [31:0];该声明定义了一个位宽为32bits，深度为256的memory（）
【A】正确
【B】错误
4.现有表达式expr=cond_expr?expr1:expr2，如果cond_expr为x或者z，expr1=1001;expr2=1010，则expr应为（）
【A】1010
【B】10xx
【C】1001
5.同步时序电路的状态只在统一的时钟脉冲控制下才同时变化一次，如果时钟脉冲没有到来，即使输入信号发生变化，电路的状态仍不改变（）
【A】正确
【B】错误
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