洛谷 P1462 通往奥格瑞玛的道路(最短路_SPFA)

传送门


题目其实是求经过城市最多的一次的费用最小值
由于要满足费用与血量两个条件,我们用血量建边,二分枚举费用跑最短路。

Code:

#include<cstdio>
#include<cstdlib>
#include<iostream>
#include<cstring>
using namespace std;

const int INF=1e9;

struct node{int x,y,c,next,other;}a[100010];
int n,m,k,l,r,ans,len=0;
int b[100010],first[100010],f[100010],q[100010];
bool v[100010];

void ins(int x,int y,int c){len++;a[len].x=x;a[len].y=y;a[len].c=c;a[len].next=first[x];first[x]=len;}

bool spfa(int t)
{
    memset(f,63,sizeof(f));f[1]=0;
    memset(v,false,sizeof(v));v[1]=true;
    int st=1,ed=2;q[st]=1;
    while(st!=ed)
    {
        int x=q[st];
        for(int i=first[x];i;i=a[i].next)
        {
            int y=a[i].y;
            if(f[y]>f[x]+a[i].c)
            {
                f[y]=f[x]+a[i].c;
                if(!v[y] && b[y]<=t)
                {
                    v[y]=true;
                    q[ed++]=y;
                    if(ed>n) ed=1;
                }
            }
        }
        v[x]=false;
        st++;
        if(st>n) st=1;
    }
    if(f[n]<k) return true;
    return false;
}

int main()
{
    scanf("%d %d %d",&n,&m,&k);
    for(int i=1;i<=n;i++)
    {
        scanf("%d",&b[i]);
        r=max(r,b[i]);
    }
    l=max(b[1],b[n]);
    for(int i=1;i<=m;i++)
    {
        int x,y,c;
        scanf("%d %d %d",&x,&y,&c);
        ins(x,y,c);
        ins(y,x,c);
    }
    if(!spfa(INF)) {printf("AFK");return 0;}
    while(l<=r)
    {
        int mid=(l+r)/2;
        if(spfa(mid))
        {
            r=mid-1;
            ans=mid;
        }
        else l=mid+1;
    }
    printf("%d",ans);
}
下载前必看:https://renmaiwang.cn/s/bvbfw Verilog设计_串并转换 / 移位寄存器实现了一种串并转换的功能,其核心原理在于移位寄存器的运用。 这里详细展示了串转并以及并转串两种不同的设计方案。 每一种转换模式都设有专属的使能信号,同时并行输出数据的格式提供了两种选择:低有效位优先(lsb)和高有效位优先(msb)。 串并转换技术主要应用于串行传输与并行传输这两种数据传输模式之间的相互转换,而移位寄存器是达成这一目标的常用工具,能够支持并行及串行的数据输入与输出操作。 这些移位寄存器通常被设定为“串行输入、并行输出”(SIPO)或“并行输入、串行输出”(PISO)两种工作模式。 在串行数据输出的过程中,构成数据和字符的码元会按照既定的时间顺序逐位进行传输。 相比之下,并行数据传输则是在同一时刻将固定数量(普遍为8位或16位等)的数据和字符码元同时发送至接收端。 数据输入通常采用串行格式进行。 一旦数据成功输入寄存器,它便可以在所有输出端同时被读取,或者选择逐位移出。 寄存器中的每个触发器均设计为边沿触发类型,并且所有触发器均以特定的时钟频率协同工作。 对于每一个输入位而言,它需要经过N个时钟周期才能终在N个输出端呈现,从而完成并行输出。 值得注意的是,在串行加载数据期间,并行输出端的数据状态应保持稳定。 数据输入则采用并行格式。 在将数据写入寄存器的操作过程中,写/移位控制线必须暂时处于非工作状态;而一旦需要执行移位操作,控制线便会变为激活状态,并且寄存器会被锁定以保持当前状态。 只要时钟周期数不超过输入数据串的长度,数据输出端Q将按照预定的顺序逐位读出并行数据,并且必须明确区分低有效位(LSB)和高有效位(MSB)。
内容概要:本文档是PCI-SIG发布的工程变更通知(ECN),旨在为PCIe Base Specification 7.0中的组件测量与认证(CMA-SPDM)功能增加对后量子密码学(PQC)算法的支持。基于NIST发布的PQC标准(FIPS 203、204、205)以及NSA提出的CNSA 2.0安全套件要求,文档明确新设备必须强制支持ML-DSA-87(用于数字签名)和ML-KEM-1024(用于密钥封装)两种PQC算法,同时允许选择性支持传统算法(如RSA、ECC)或其他NIST批准的PQC参数集。变更不影响现有硬件或软件兼容性,但建议通过厂商特定配置机制灵活启用或禁用算法以应对未来安全演进。此外,文档指出PQC可能带来消息体积增大和性能延迟问题,并推荐使用CHUNK_CAP机制处理大数据传输及利用SPDM协议的“ResponseNotReady”机制缓解响应超时风险。; 适合人群:从事PCIe协议开发、安全芯片设计、固件开发及相关标准制定的技术人员,尤其是涉及国家安全或高安全性系统的产品开发者。; 使用场景及目标:①指导PCIe设备实现符合CNSA 2.0要求的后量子安全通信能力;②帮助开发人员理解如何在SPDM框架下集成PQC算法并处理性能与兼容性挑战;③为测试团队提供新增C&I测试需求的依据。; 阅读建议:此文档技术性强,需结合SPDM 1.4规范与NIST相关标准(FIPS 203/204/205)同步研读,重点关注第6.31.3至6.31.5节的具体算法要求与实现注释,便于在产品设计中提前规划密码模块升级路径。
【多智能体控制】有向图下含未知输入领导者的多智能体系统分布式二分时变队形控制研究(Matlab代码实现)内容概要:本文研究了在有向图通信拓扑下,含未知输入领导者的多智能体系统实现分布式二分时变队形控制的问题。通过设计分布式观测器估计领导者的状态与未知输入,并结合控制协议实现跟随者对领导者队形的跟踪,确保系统在存在外部干扰或不确定性输入的情况下仍能保持预设的时变队形结构。文中采用Lyapunov稳定性理论证明了闭环系统的收敛性,并通过Matlab仿真验证了所提方法的有效性和鲁棒性。该研究拓展了多智能体协同控制的应用边界,尤其适用于敌对环境下的分组包围、区域探测等任务场景。; 适合人群:具备自动控制、多智能体系统、图论基础的研究生、科研人员及从事智能控制算法开发的工程师;熟悉Matlab仿真工具的相关技术人员。; 使用场景及目标:①研究多智能体系统在复杂通信拓扑下的协同控制机制;②实现对具有未知动态行为领导者的一致性跟踪与队形保持;③应用于无人机集群、无人艇编队、智能机器人协作等需要分布式自主控制的实际系统中。; 阅读建议:建议读者结合Matlab代码深入理解观测器设计与控制律推导过程,重点关注有向图条件下的信息传递机制与稳定性分析方法,同时可尝试扩展至切换拓扑、时延通信等更复杂情形以提升实际应用能力。
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值