贾saisai的博客

简单入门一下ZYNQ是何种架构，如何编程，至于深入了解应该要分开深入学习Linux和FPGA其基本架构都是在同一个硅片上集成 FPGA 和 CPU，并通过高速、高带宽的互联架构连接起来。ARM 的顺序控制、丰富外设，开源驱动、FPGA 的并行运算、高速接口、灵活定制、数字之王的特性交错相融，相得益彰。再加上其内部多条高速桥接总线，使其数据交互链路畅行无阻。SOPC 和 SoC FPGA 是统一的，都是由 FPGA 和处理器组成。

vivado使用学习

接着学习vivado的使用方法。

VIO 的全称叫 Virtual Input/Output，建立一个虚拟的输入/输出信号，可以对需要调试的模块的输出信号的数值进行在线的查看，以及模拟一些信号输给需要调试模块，方便调试查找问题和验证模块的实际上板工作的正确性。之后编译下载 bit 文件，还同时需要下载 ltx 文件，ltx 文件是由于添加在线调试工具 VIO IP Core 额外产生的，这个文件生成位置和 bit 文件是在同一个目录下，下载的时候，软件会自动关联到 ltx 文件和 bit 文件一起下载到板子。是否设置IP核的ID号。

最近在学习小梅哥的xilinx型FPGA开发板，一边学习一边记录，简化整理一下笔记。

写数据字节使能，如果勾选，写使能信号会根据写数据的字节数生成对应的 bit 数据，1 个字节对应 1bit 写使能，这里字节的大小可以设置为 8 或 9，当这里的选择后，输入输出的数据的位宽就必须是 8 或 9 的整数倍。Write First 模式下的波形，如果仅读出数据而未发生数据的同时读写，则读出存储器以前存储的数据，如果发生数据的同时读写，读出数据为刚从数据总线送入的数据，而不考虑该地址以前存储的数据。不创建置位/复位端口，需注意这里置位/复位，并不复位RAM 中的数据而是只复位寄存器上的值。

FIFO（First In First Out），即先进先出。FPGA 或者 ASIC 中使用到的 FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存或者高速异步数据的交互。它与普通存储器的区别是没有外部读写地址线，这样使用起来相对简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加 1 完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。

利用红外线来传送，不干扰其他电器设备工作，也不会影响周边环境，若对发射信号进行编码，可实现多路红外遥控功能。红外遥控系统分为发射和接收两部分。发射部分的发射元件为红外发光二极管，它发出的是红外线而不是可见光。接收电路的红外接收管是一种光敏二极管，使用时要给红外接收二极管加反向偏压，它才能正常工作而获得高的灵敏度。目前的产品，大都采用成品的一体化接收头。红外线一体化接收头是集红外接收、放大、滤波和比较器输出等的模块，性能稳定、可靠。

这里暂时先只介绍一下IP核配置生成和一些接口信号的含义，后续还需要补很多知识点和实际测试应用DDR3 已不是当今主流的 DDR 存储器，市场上的 DDR4和 DDR5 也已经应用广泛。但是 DDR3 存储器作为 RAM 存储器家族发展历程中的一个重要里程碑。最早是SRAM，由六个晶体管构成，实现1位数据的存储早期 SRAM 芯片对于晶体管的消耗量是巨大的，影响芯片的成本最大的一个因素就是芯片内部集成的晶体管数量，所以后续进行研发实现了是使用 1 个电容+1 个晶体管的组合，实现 1 位数据的存储。

最近在学习如何在STM32中调用FFT。

利用Quartus中的Qsys工具，可以实现在FPGA里面跑嵌入式的功能。

通过学习数字电子技术（康华光 华中科技大学）总结。

大概是数字电路的第三节、第五节有关Verilog的部分。

学习书籍：FPGA设计实战演练 逻辑篇吴厚航 编著。

SPI Flash用于FPGA器件的上电配置数据存储,由于FPGA是基于RAM结构的，下电后不能够保存数据,所以需要―颗非易失的Flash，用于存储FPGA 的配置数据。JTAG在线配置是否和配置芯片加载不冲突，JTAG在线配置的优先级是最高的，无论此时FPGA中在运行什么逻辑，只要JTAG下载启动，FPGA便停下当前的工作，开始运行JTAG下载的新的配置数据。如果是外部配置芯片启动,则通过和外部配置芯片的接口(如SPI接口)将配置芯片的数据加载到FPGA 的RAM中,配置完成后开始正式运行。

再计算 0 0101+ 1 1010 =1 1111，这样的话就需要用 1111111表示0.，不方便。计算中1-2会转化为1+（-2），减法转加法，乘法转加法和位移，除法转乘法再转换。0 0101+ 1 1011= 00000 （0），于是就可以用全0表示0了。所以出现了反码：正数的反码不变，负数的反码是符号位不变，其他取反。1 0101的补码：1 1010+1 = 1 1011。如果最高位是1，就是负数，要倒转回去（即+1，取反）于是出现了补码，正数的补码不变，负数的补码加1。那么如何进行加减乘除呢。

FIFO（ First In First Out）：先进先出常用在数据缓存或者跨时钟域的信号传递（高速异步数据的交互）类比前面学习的ROM，只是没有地址线，采取顺序写入数据，顺序读出数据的方式。FIFO分类：SCFIFO（single clock FIFO）：单时钟FIFO。DCFIFO（double clock FIFO）：双时钟FIFO。DCFIFO_MIXED_WIDTHS：混合宽度双时钟FIFO。同步FIFO：读时钟和写时钟的频率相同（单时钟）

RAM IP 核：随机存取存储器，不仅仅可以存储数据，同时支持对存储的数据进行修改；ROM IP 核：只读存储器，在正常工作时只能读出数据，而不能写入数据。这两种使用的资源都是FPGA 的内部嵌入式 RAM 块，只不过， ROM IP 核只用到了嵌入式 RAM 块的读数据端口。

锁相环工作中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 Quartus II软件提供了锁相环PLL的IP核，具有时钟倍频（*2）、分频（/2）、相位偏移（0-360°）和可编程占空比的功能。

一、FPGA学习笔记（一）入门背景、软件及时钟约束二、FPGA学习笔记（二）Verilog语法初步学习(语法篇1)三、FPGA学习笔记（三） 流水灯入门FPGA设计流程四、FPGA学习笔记（四）通过数码管学习顶层模块和例化的编写五、FPGA学习笔记（五）Testbench（测试平台）文件编写进行Modelsim仿真六、FPGA学习笔记（六）Modelsim单独仿真和Quartus联合仿真七、FPGA学习笔记（七）verilog的深入学习之任务与函数（语法篇3）八、FPGA学习笔记（八）同步/异步信号的打拍分

在学习FPGA串口通信的过程中，遇到了串口接收中打拍处理的问题，有的人打两拍，有的打三拍，于是决定分析一下到底打几拍才是最好的。提示：以下是本篇文章正文内容，下面案例可供参考。

当函数声明的时候，在Verilog 的内部隐含地声明了一个名为function_identifier(函数标识符）的寄存器类型变量，函数的输出结果将通过这个寄存器类型变量被传递回来，所以不需要自己定义输出变量了。函数的调用通过指明函数名和输人变量来进行。选项range_or_type(类型或范围）说明了内部寄存器的位宽。如果没有指定返回值的类型或位宽，则默认位宽为1。//定义偶校验位计算函数 function calc_parity;

Modelsim中新建项目后，导入编写的Testbench文件和程序文件，点击compile all编译，没有错误后，点击start simulation 开始仿真。提示没有错误后，在Settings中将生成的仿真文件.vt添加到项目文件中。打开.vt文件后，一些红色箭头标注的不需要，然后在里面添加自己需要的内容。添加完成后开启仿真，quartus就会自动打开modelsim进行仿真。首先，需要在quartus中设置仿真的类型，可以在新建项目时设置。添加完成后设置编译的仿真文件。

在测试模块中，输入信号一般定义为 reg 型信号，因为后面需要在always/initial语句块中被赋值，输出信号一般为 wire型即可。这里是定义了测试模块的名字为tb_led_dynamic，编写的.v文件中的模块叫功能模块，那里也有名字的定义。如何把自定义的信号以及模拟的信号和实际功能模块挂钩呢，所以采用的是实例化，即把模拟的输入信号传入到功能模块中。作用：返回所在模块的仿真时间，可以查看信号的出现的时间，用来把握信号的时序。定义的是仿真过程所有与时间相关量的单位(即1单位的时间)。

我认为顶层文件的编写，相当在编写嵌入式裸机开发中的main.c文件，需要将各个子文件综合在一起，其中需要将一些变量关联在一起，C语言中采用的extern的声明方式，将变量在不同的文件中调用，FPGA就使用顶层文件的例化将他们关联在一起。在正点原子FPGA的开发指南中，在数码管一章中，有一个顶层文件的编写，因为把计时模块和数码管显示的模块分开了，为了实现隔一段时间，数码管显示不同的数字。首先要把外部信号进行模块化，之后要进行引脚的连接。在一个模块中引用另一个模块，对其端口进行相关连接，叫做模块例化。

下图是仿真，对区段进行截取可以看到200ms，LED的时间变化一次。按键没有按下的时候，RESET是高电平，按键按下的时候是低电平。下载程序到板子中，也可以看到实现了流水灯。我应该把注释写清楚了。

在FPGA设计里面，我们有多种设计方式，如原理图设计方式、编写描述语言〈代码〉等方式。一开始很多工程师对原理图设计方式很钟爱，这种输入方式能够很直观的看到电路结构并快速理解，但是随着电路设计规模的不断增加，逻辑电路设计也越来越复杂，这种设计方式已经越来越不满足实际的项目需求了.这个时候Verilog 语言就取而代之了,目前Verilog已经在FPGA开发/IC设计领域占据绝对的领导地位。

使用正点原子的PFPGA开拓者V2学习，通过b站上正点原子的手把手教你学FPGA-基于开拓者V2学习。