FPGA学习笔记（十）IP核之PLL锁相环的学习总结

最新推荐文章于 2024-12-10 10:00:00 发布
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系列文章目录

一、FPGA学习笔记（一）入门背景、软件及时钟约束

二、FPGA学习笔记（二）Verilog语法初步学习(语法篇1)

三、FPGA学习笔记（三） 流水灯入门FPGA设计流程

四、FPGA学习笔记（四）通过数码管学习顶层模块和例化的编写

五、FPGA学习笔记（五）Testbench（测试平台）文件编写进行Modelsim仿真

六、FPGA学习笔记（六）Modelsim单独仿真和Quartus联合仿真

七、FPGA学习笔记（七）verilog的深入学习之任务与函数（语法篇3）

八、FPGA学习笔记（八）同步/异步信号的打拍分析及处理

九、FPGA学习笔记（九）SPI学习总结及stm32的HAL库下SPI配置

文章目录

PLL锁相环

锁相环工作中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

Quartus II软件提供了锁相环PLL的IP核，具有时钟倍频（*2）、分频（/2）、相位偏移（0-360°）和可编程占空比的功能。

在这里插入图片描述
具体工作原理就不讨论了，看看怎么使用？

quartus13的使用方法

示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分析任务而创建的。
插件管理：帮助你创建或修改包含自定义变化的设计文件。

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创建新的
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小梅哥Xilinx FPGA学习笔记18——专用时钟电路 PLL与时钟向导 IP
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IPIntellectual Property）即知识产权，简言而之，IP即电路功能模块。IP核在数字电路中常用于比较复杂的功能模块（如FIFORAMFIR滤波器、SDRAM控制器、PCIE接口等）设计成参数可修改的模块，让其他用户可以直接调用这些模块。IP核有三种不同的存在形式：HDL 语言形式---（软核）硬件描述语言;可进行参数调整、复用性强；布局、布线灵活；设计周期短、设计投入少网表形式---（固核）完成了综合的功能块；
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FIFO（ First In First Out）：先进先出常用在数据缓存或者跨时钟域的信号传递（高速异步数据的交互）类比前面学习的ROM，只是没有地址线，采取顺序写入数据，顺序读出数据的方式。FIFO分类：SCFIFO（single clock FIFO）：单时钟FIFO。DCFIFO（double clock FIFO）：双时钟FIFO。DCFIFO_MIXED_WIDTHS：混合宽度双时钟FIFO。同步FIFO：读时钟和写时钟的频率相同（单时钟）
FPGA学习-PLL锁相环IP核使用
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实验现象： 调用IP核，配置工作方式，输入为50M，利用PLL生成25M，75M，100M三中时钟，用仿真观察时序，检查PLL对分频、倍频处理的正确性。 PLL介绍： PLL——phase locked loop相位锁定环路 功能1： 对时钟信号进行分频倍频，得到不同频率的时钟信号。例如，在各种通信协议中，USB、PCIE、以太网这类协议，都有各自固定的数据传输频率。USB2.0协议芯片CY7C68013使用片外24M晶振，倍频20倍到480M以供传...
FPGA基础 --【Altera】IP核（1）---PLL锁相环
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在FPGA中，PLL属于全局时钟网络资源，PLL可以替我们生成稳定优质的不同频率、不同相位的时钟。同时，PLL作为全局时钟资源可以使时钟信号到达各个触发器的时间相近（我们自己编写分频器产生的时钟质量很差，而且到达各级触发器的时间也不相同，全局时钟网络采用了特殊的线材，因此可以做到时延很低） ———————————————— 版权声明：本文为优快云博主「鸡腿堡堡堡堡」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。 原文链接：https://blog.youkuaiyun.com/qq
FPGA-基本IP核的应用之PLL（锁相环）
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摘要：对FPGA中基本 IP核的PLL部分进行讲解与仿真
【FPGA】七、IP核的调用
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FPGA IP核的调用
FPGA学习笔记（三）：PLL 锁相环
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基于ZYNQ-7000系列的FPGA学习笔记10——IP核之锁相环
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FPGA学习笔记之嵌入式锁相环模块ALTPLL的配置和调用
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FPGA-PLL IP核的使用
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保姆级教程！
FPGA——pll锁相环配置及调用（基础篇）
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IP（Intellectual Property）即知识产权。美国 Dataquest 咨询公司将半导体产业的 IP 定 义为“用于 ASIC 或 FPGA 中的预先设计好的电路功能模块”。简而言之，这里的 IP 即电 路功能模块。 IP 核在数字电路中常用于比较复杂的功能模块（如 FIFO、 RAM、 FIR 滤波 器、 SDRAM 控制器、 PCIE 接口等）设计成参数可修改的模块，让其他用户可以直接调用 这些模块。随着设计规模增大，复杂度提高，使用 IP 核可以提高开发效率，减少设计和调 试时间，加速开发进程，降低开发成本，是业界的发展趋势。利用 IP 核设计电子系统，引 用方便，修改基本元件的功能容易。具有复杂功能和商业价值的 IP 核一般具有知识产权， 尽管 IP 核的市场活动还不规范，但是仍有许多集成电路设计公司从事 IP 核的设计、开发 和营销工作。 IP 核有三种不同的存在形式： HDL 语言形式，网表形式、版图形式。分别对应我们常 说的三类 IP 内核：软核、固核和硬核。这种分类主要依据产品交付的方式，而这三种 IP 内核实现方法也各具特色。 PLL（Phase Locked Loop，即锁相环）是最常用的 IP 核之一，其性能强大，可以对输 入到 FPGA 的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望 时钟，实际上，即使不想改变输入到 FPGA 时钟的任何参数，也常常会使用 PLL，因为经 过 PLL 后的时钟在抖动（Jitter）方面的性能更好一些。 Altera 中的 PLL 是模拟锁相环，和 数字锁相环不同的是模拟锁相环的优点是输出的稳定度高、相位连续可调、延时连续可 调；缺点是当温度过高或者电磁辐射过强时会失锁（普通环境下不考虑该问题）。
[FPGA入门笔记]（三）：锁相环PLL 实验
贾小瑞的博客
11-18 2958
简介 今天购买了AXLINX AX7020的开发板，从今天开始每一个例程都要做文档记录，为自己加油。 本实验，基于ALINX AX7020开发板，芯片为xc7z020clg400-2。 很多初学者看到板上只有一个 50Mhz 时钟输入的时候都产生疑惑，时钟怎么才 50Mhz？如果要工作在 100Mhz、150Mhz 怎么办？ 其实在很多 FPGA 芯片内部都集成了 PLL，其他厂商可能不叫 PLL，但是也有类似的功能模块，通过 PLL 可以倍频分频，产生其他很多时钟。本实验通过调用 PLL IP core
IP核锁相环调用及验证
m0_66619666的博客
07-25 1217
调用ip核，在工具栏找到tools 点击其目录下megawizard plug-ln manager （创建ip核向导）勾选create a new custom ...点击next ，跳出一个新页面上图左边installed plug ins目录下是该版本软件支持的ip核目录，本项目选择在IO目录下的ALTPLL，后选择使用的语言，这里勾选verilog HDL ，路径放在prj文件夹下，（也可以在prj中新建ip文件夹），命名IP名字，这里用my_pll.
硬方案——锁相环PLL技术实战总结（基本原理、集成芯片CD4046参数设计避坑经验总结及实测验证）
数字世界 万物互联
05-13 2946
锁相环PLL技术是一种使输出信号与输入信号在频率和相位上同步的技术，当输出与输入信号同步时，即达到锁定状态，此时，输入与输出的相位差为零或保持一个常数。该技术的应用领域比较广泛，如电能质量监测中，使用锁相环技术进行倍频整周期采样，数据通信中提供时钟等。锁相环技术本身并不复杂，但是在调试上还是需要有些耐心的，博主在调试CD4046时走了一些弯路，网络上的一些资料如计算锁频频率范围的经验公式等并不十分靠谱，所以，在此总结下锁相环的参数设计经验（都是干货，经过反复测试摸出来的经验），并附有实测波形
锁相环PLL --原理浅析
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weixin_46151516的博客
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1.什么是锁相环 锁相环电路是使一个特殊系统跟踪另外一个系统，更确切的说是一种输出信号在频率和相位上能够与输入参考信号同步的电路，它是模拟及数模混合电路中的一个基本的而且是非常重要的模块。 2.锁相环的基本理论 2.1 锁相环的工作原理 锁相环作为一个系统，主要包含三个基本模块：鉴相器(Phase Detector：PD)、低通滤波器(LowPass Filter：LPF)，亦即环路滤波器(L00P Filter：LF)，和压控振荡器(Voltage Controlled Oscillator：VCO)。
锁相环PLL原理及matlab代码
Stephanie的博客
06-20 1582
根据Wiener process的性质，离得越近的符号相位噪声在概率统计上越相似，因此，可以用上一个符号估计得到的相位当做当前这个符号的初始相位，再通过判决来估计当前符号的准确相位，这就是锁相环PLL的基本原理。gi和gp代表低通滤波器的带宽，gp小，可以更好抑制噪声，gp大，可以更好追踪相位，综合考虑。补偿相干系统中的激光器相位噪声。
FPGA专题——锁相环
心城追梦的博客
05-03 8774
目录 一、前言 二、程序 三、实验分析 一、前言 在实际使用过程中，有时候需要得到不同频率的时钟，锁相环（PLL）可以对输入时钟进行倍频或者分频，以生成各种其他频率的时钟，在FPGA工程中，可以直接调用altera的IP核锁相环，FPGA型号为EP4CE6E22C8。 二、程序 模块框图如下： 这里将50MHz的晶振时钟信号通过sys_clk引脚输入锁相环，然后经过倍频...
(FPGA) IP核之PLL
qq_42005540的博客
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FPGA - IP核之PLL1. PLL IP核简介2. 实验任务3. 硬件设计4. 程序设计5. 下载验证 1. PLL IP核简介 PLL的结构图如下： PLL由以下几部分组成： 前置分频计数器（N计数器）、 相位-频率检测器（PFD，Phase-Frequency Detector）电路 电荷泵（Charge Pump） 环路滤波器（Loop Filter）、 压控振荡器（VCO，Voltage Controlled Oscillator） 反馈乘法器计数器（M计数器） 后置分频计数器（K和V计数器
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资源摘要信息:"FPGA学习笔记之时序处理技巧-完整版" 本文档是一份详细的学习笔记，主要围绕FPGA（现场可编程门阵列）设计中的时序处理技巧进行阐述。时序处理是FPGA设计中的核心概念，它涉及到信号在FPGA内部逻辑...
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