ZYNQ PS-PL数据交互方式总结

最新推荐文章于 2025-10-30 23:35:48 发布
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分类专栏： ZYNQ:FPGA_AXI_ARM
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本文链接：https://blog.youkuaiyun.com/wangjie36/article/details/107025003
本文总结了ZYNQ处理器系统（PS）与可编程逻辑（PL）之间的数据交互方式，包括中断、IO（MIO与EMIO）、BRAM/FIFO/EMIF、AXI DMA、DDR3、AXI_HP与AXI_GP总线以及内部回环串口等，并提供了相关例程和接口转换方法。

一，中断：

二，IO方式：MIO EMIO GPIO

MIO分配在bank0和bank1直接与PS部分相连，EMIO分配在bank2和接和PL部分相连。除了bank1是22-bit之外，其他的bank都是32-bit。所以MIO有53个引脚可供我们使用，而EMIO有64个引脚可供我们使用。
使用EMIO的好处就，当MIO不够用时，PS可以通过驱动EMIO控制PL部分的引脚，接下来就来详细介绍下EMIO的使用。
EMIO的使用和MIO的使用其实是非常相似的。区别在于，EMIO的使用相当于，是一个PS + PL的结合使用的例子。所以，EMIO需要分配引脚，以及编译综合生成bit文件。
1 MIO与EMIO概念
MIO：多功能IO接口，属于Zynq的PS部分，在芯片外部有54个引脚。这些引脚可以用在GPIO、SPI、UART、TIMER、Ethernet、

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ZYNQ PS与PL 数据交互方式（总结）
baidu_34971492的博客
07-30 693
ZYNQ SoC中PS与PL的数据交互方式多样，AXI总线是核心接口，包括AXI4（高性能内存映射）、AXI4-Lite（寄存器访问）和AXI4-Stream（流式数据）。专用端口如HP（高速）、ACP（缓存一致）和GP（通用）满足不同需求。非AXI方式包括EMIO扩展外设、中断机制、BRAM共享和DMA传输。选择时需考虑带宽、延迟和同步需求，如大数据量用HP/DMA，控制信号用GP/AXI-Lite，实时流用AXI-Stream。
ZYNQ GP总线实现PS与PL交互
wangjie36的博客
04-07 6906
3，完成 ZYNQ7 Processing System 的配置更改后，回到 Diagram 界面中，可以看到新出现了名为 M_AXI_GP0_ACLK、M_AXI_GP0 和 FCLK_CLK0 的接口，下面我们要对这些接口进行连接或引出。此处的偏移量，AXI的相邻寄存器偏移量相差4个字节，默认slv_reg0的偏移量是0，可以推导出slv_reg1，slv_reg2的偏移量分别为4和8，这里只用到了slv_reg0，所以偏移量为0。当然了，窗口数量的增加，势必会使得单个窗口的采样深度变小。
ZYNQ-PS与PL交互(AXI_LITE)
weixin_46046124的博客
03-03 1369
两种设计，一种由PS通过AXI_LITE将数据放入PL端的BRAM中，但后读出。另外一种PS端通过AXI_LITE将数据直接写入到PL端。
ZYNQ PS PL 数据交互 Bram
z555hzl的博客
08-25 4480
文章目录前言一、ZYNQ数据交互方式二、Create Block Design1.创建硬件工程2.封装的ip代码3.使用vitis写ps端程序输出效果 前言 关于zynq PS PL 数据交互的方式，本文搭建了一个基于Bram的数据交互方式 以下是本篇文章正文内容，下面案例可供参考 一、ZYNQ数据交互方式 AXI DMA AXI DMA 主要进行大批量的数据交换，有两种模式Direct Register Mode和Scatter/Gather Mode，前者为传统的DMA方式，目标地址，源地址，长度.
Xilinx Zynq-7000 PS 与 PL 端 AXI 总线数据交互设计
最新发布
2501_93891257的博客
10-30 293
其中 $B$ 为带宽，$f_{\text{clk}}$ 为时钟频率，$W_{\text{data}}$ 为数据位宽，$T_{\text{valid}}/T_{\text{total}}$ 为有效传输占比。：设计时需平衡 PL 资源占用（如 LUT/RAM）与性能，复杂场景可结合 AXI SmartConnect 优化互联拓扑。
ZYNQ第六章-PS与PL数据交互第一篇
m0_56222647的博客
03-27 7942
写代码的时候需要注意一点，在平时我们使用BRAM时候，如果位宽为32，那么地址加一时候的单位是以4字节为单位，但是在BD里面通过AXI BRAM CTRL去控制BRAM的时候，地址加一对应的是一个byte数据，我们位宽为32，那么写一个数据，地址就应该加32/8，也就是4。读完数据延时5ms后PS端在BRAM地址40-79当中写入40byte数据，一次写入32bit，所以地址一次加4.PL端在BRAM地址0-39写入十个从0开始的递增数据，然后让PS端去读。
【FPGA开发】ZYNQ中PS与PL交互操作总结、BRAM，DMA原理浅析、仿真操作
FG的博客
11-21 3622
了解了总体框架后，可以对筛选出的，和数据交互有关的总线进行进一步学习，到这一步，就可以借鉴一些网络分享的琐碎知识点（当然也要结合UG585）RegOffset是地址偏移量，也就是在基地址的肩膀上，偏移多少个寄存器，注意，AXI总线是字节寻址的，映射地址时，按照4字节寻址。：注意总线颜色是AXI 32bit总线，PS和PL之间，共4个GP接口，每个方向各有两个，能实现双向的数据传输，和数据交互有关。：加速器一致性端口，PL端可以直接访问PS的缓存，提供缓存一致性访问，实现低延迟数据传输，和数据交互有关。
ZYNQ学习笔记（四）：PL与PS数据交互——基于BRAM IP 核的（PS端读写＋PL端读）控制实验
weixin_44852755的博客
11-07 1万+
说起PS、PL数据交互，常见的有IO方式：MIO EMIO GPIO，还有利用BRAM或FIFO等，在上一篇文章ZYNQ学习笔记（三）：PL与PS数据交互—— UART串口+AXI GPIO控制DDS IP核输出实验咱们学会了如何利用AXI GPIO IP核来实现PS（写）与PL（读）的数据交互，那么这篇文章来学习如何使用BRAM~在前面关于BRAM IP核的基础知识应该说的差不多了，那么我该怎么去写一个模块，能让它读出BRAM 0地址处的32位（4字节）的数据呢？input clk,
ZYNQ--PL与PS端的数据交互(PS端编程实现)
weixin_44253012的博客
02-27 8893
这篇文章的侧重点是讲思路的，讲为什么需要某一个步骤或者某一个东西，以及它和其他步骤的联系是什么
ZYNQ-PL读写PS端DDR数据
04-23
PL 和PS的高效交互是zynq 7000 soc开发的重中之重，我们常常需要将PL端的大量数 据实时送到PS端处理，或者将PS端处理结果实时送到PL端处理，常规我们会想到使用DMA 的方式来进行，但是各种协议非常麻烦，灵活性也...
ZYNQ PS和PL交互
Qqyangleiyu的博客
12-08 903
AXIM_GP:属于AXI-lite协议。适用于少量数据一般不用AXI-FIFO作为数据交互，因为互联模块本身也有FIFO（但是空间小）。大量数据其实也就不用这种方式。
ZYNQ PS-PL数据交互方式总结（好文）
热门推荐
一个早起的程序员
12-03 2万+
目录 一，中断： 二，IO方式：MIO EMIO GPIO 三，BRAM或FIFO或EMIF 1，通过BRAM实现PL/PS之间交互 2，通过AXI-Stream FIFO完成PS和PL部分的数据交互 3，通过 EMIF 进行 PS 与 PL 间数据交互 四，AXI DMA：PS通过AXI-lite向AXI DMA发送指令，AXI DMA通过HP通路和DDR交换数据，PL通过AXI-S读写DMA的数据。 五，DDR3：通过对AXI HP接口的操作来实现。 六，内部回环串口 七，其它.
Xilinx zynq PS 透过bram和dma和PL进行数据交互
12-15
PL透过bram 向PL传递 0-9的数据,PL进行数据处理后( 在此为了简化,就将所取得的数据 + 100 返回) 透过dma 传回PS https://blog.youkuaiyun.com/howard789/article/details/111194482
ZYNQ从放弃到入门（八）-PS和PL交互
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05-10 1万+
之前的几篇文章主要集中在 Zynq SoC 的处理系统 (PS) 方面，包括：使用 MIO 和 EMIOZynq SoC 的中断结构Zynq 私有定时器和看门狗Zynq SoC 的三重定时器计数器 (TTC)然而，从设计角度来看，Zynq SoC 真正令人兴奋的方面是创建一个使用 Zynq 可编程逻辑 (PL) 的应用程序。使用 PL 将任务从 PS 加载到 PL 端，为...
zynq中PL与PS间的交互方式
wsh1666的博客
11-17 987
1.4在Design Source中选择.bd文件，先选择Generate Output Products（生成.bd文件对应的网表文件），再选择Create HDL Wrapper（给.bd文件加一个verilog顶层）。2.3在Design Source中选择.bd文件，先选择Generate Output Products（生成.bd文件对应的网表文件），再选择Create HDL Wrapper（给.bd文件加一个verilog顶层）。，配置需要的宽度，配置对应bank的电压。
"30年---我与赛灵思FPGA的故事”—— ZYNQ-7000使用总结(9) ——PS和PL的通信
青蛙@嘎嘎
01-21 1万+
由 allan 于 星期二, 07/08/2014 - 13:21 发表 PS与PL通信概述 传统的SoPC设计无外乎两种方式：（1）在FPGA上设计一个软核，比如Altera的NIOSII，Xilinx的MicroBlaze等（2）将一个独立的FPGA和处理器芯片（比如ARM等）联合使用。第一种方式的局限在于软核的性能远远不及硬核，而且会占用大量的FPGA资源；第二种方式的局
【ZYNQ】PS和PL数据交互丨AXI总线（主机模块RTL代码实现）
电子德彪西的博客
04-18 8507
AXI总线是ARM公司提出的片内高速总线协议，具有读写通道分离、高带宽、高可靠性、底延迟等特点。本文尝试分析AXI总线的应用场景和时序特点，并以一种情况为例用RTL代码实现了AXI4总线接口协议 。
ZYNQ-基于BRAM的PS和PL数据交互
Vuko_Coding Zone
07-31 1万+
学习内容 本文介绍关于AXI BRAM控制器的相关内容，针对数据量较少、地址不连续、长度不规则的情况，通过 BRAM 来进行数据的交互。 开发环境 vivado 18.3&SDK，PYNQ-Z2开发板。 AXI BRAM控制器 简介 BRAM控制器可以用于与 AXI 互连和系统主设备的集成，以与本地块 RAM 进行通信。 内核支持到块 RAM 的单次和突发传输，并针对性能进行了优化。 ...
ZYNQ—BRAM全双工PS_PL数据交互（开源）
陌夏微秋的博客
01-02 5182
本博客介绍了，PS写数据到BRAM，触发PL读取，PL读取各个地址的数据并+2分别写入到后面地址上，触发PS中断读取。
zynq ps linux -pl数据交互
09-16
在Zynq系统中，PS代表处理系统，而PL代表可编程逻辑。在Zynq SoC中，PS和PL之间的数据交互可以通过两种方式实现：AXI总线和DMA。以下是每种方法的简要说明： 1. AXI总线：AXI（Advanced eXtensible Interface）是一种主从式总线协议，用于连接PS和PL之间的数据通路。通过在PL中实现AXI接口，可以将数据从PS传输到PL，并且在PL内部进行处理。这种方式对于数据的读取和写入都相对简单，适用于数据量较小并且需要实时性较高的应用。可以使用AXI GPIO核来实现PS与PL之间的GPIO数据交互。 2. DMA（Direct Memory Access）：DMA是一种通过外设直接读取和写入内存数据的技术。通过配置DMA控制器，可以在PS和PL之间实现高速数据传输。这种方式适用于大规模数据传输，可以提高数据传输效率。可以使用AXI DMA核来实现PS与PL之间的DMA数据交互。
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