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RSS订阅原创 LMK04828使用指南-01-简介与引脚功能描述
芯片包含了复位、控制芯片寄存器写入的SPI相关引脚、芯片时钟选择引脚，下面进行引脚功能的介绍。引脚序号名称输入/输出引脚描述5RESET/GPOI/O设备复位输入或GPO。如果用作复位输入，引脚极性和标称160-kΩ上拉或下拉由寄存器设置控制。如果用作输出，可以设置为推挽或开漏。6I同步输入。可用于重置分压器，触发SYSREF脉冲器，或从SYSREF分压器请求连续的SYSREF。引脚极性由寄存器设置控制。通常使用160-kΩ下拉。18CS(N)ISPI芯片选择，低有效输入。
2025-04-04 21:33:22
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原创 ADC噪声全面分析 -04- 有效噪声带宽简介
了解模数转换器 (ADC) 噪声可能具有挑战性，即使对于最有经验的模拟设计人员也是如此。Delta-sigma ADC 具有量化和热噪声的组合，这取决于 ADC 的分辨率、参考电压和输出数据速率 (ODR)。在系统级别，额外的信号链组件使噪声分析变得更加复杂，其中许多组件具有不同的噪声特性，难以进行比较。但是，如果希望能够估计系统中的噪声，则必须了解每个组件贡献了多少噪声、一个组件的噪声如何影响另一个组件以及哪些噪声源占主导地位。
2025-03-23 22:01:00
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原创 数字设计小思 - 谈谈非理想时钟的时钟偏差
在FPGA和ASIC设计中，时钟信号的好坏很大程度上影响了整个系统的稳定性，本文主要介绍了数字设计中的非理想时钟的偏差来源与影响。
2023-05-14 19:26:30
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原创 数字设计小思 - 谈谈复位那些事
本系列整理数字系统设计的相关知识体系架构，为了方便后续自己查阅与求职准备。在FPGA和ASIC设计中，对于复位这个问题可以算是老生常谈了，但是也是最容易忽略的点。本文结合FPGA的相关示例，再谈一谈复位。（本文长度约六千字，请耐心阅读，本人水平有限，如有纰漏与错误，欢迎留言讨论）
2023-05-09 09:21:58
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原创 FPGA - 7系列 FPGA内部结构之CLB -03- CLB相关原语以及应用
本文节选UG474的第二章，进行整理翻译。CLB资源被FPGA综合工具自动有效地使用，不需要任何特殊的FPGA专用编码。一些HDL编码建议和技术可以帮助优化设计以获得最大效率。
2023-05-07 16:43:20
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原创 FPGA - 7系列 FPGA内部结构之CLB -02- CLB功能详解
本文翻译自UG474第二章，主要对7系列FPGAs CLB结构进行详细介绍。这些细节对设计优化和验证很有帮助。
2023-05-06 14:17:27
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原创 数字设计小思 - D触发器与死缠烂打的亚稳态
在FPGA和ASIC设计中，D触发器是最常用的器件，也可以说是时序逻辑的核心，本文根据个人的思考历程结合相关书籍内容和网上文章，聊一聊D触发器与亚稳态的那些事。
2023-04-29 16:49:26
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原创 数字设计小思 - 谈谈时钟：数字系统的心脏
本系列整理数字系统设计的相关知识体系架构，为了方便后续自己查阅与求职准备。时钟作为数字系统中的“心脏”，其设计的质量好坏直接关乎整个系统的稳定性，本文主要介绍了数字设计中的常见的时钟产生电路和时钟类型，并进行相关分析简介。
2023-04-27 21:04:55
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原创 数字设计小思 - 谈谈Latch：组合与时序逻辑的桥梁
本系列整理数字系统设计的相关知识体系架构，为了方便后续自己查阅与求职准备。对于FPGA和ASIC设计中，避免使用Latch（锁存器）一直是个绕不开的话题，本文结合网上的文章，并根据示例介绍如何在实际设计中避免Latch。
2023-04-25 09:22:51
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原创 数字设计笔试Verilog手撕代码 - 累加器
本系列整理关于数字设计的笔试或面试的设计问题，手撕代码继续撕，今天撕一个百度昆仑笔试题的累加器设计。
2023-04-22 19:08:04
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原创 数字设计笔试Verilog手撕代码 - 无符号浮点加法器
今天在网上看笔试题发现有个设计浮点累加器的题目，看了下题目说明感觉不太清楚，恰好记得之前做过浮点数的加法运算的设计，索性就改了下题目需求，作为一个小练习在重新设计一遍。
2023-04-21 21:53:20
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原创 GD（兆易创新）系列FLASH进行FPGA和ZYNQ配置固化相关操作
本文主要针对使用GD（兆易创新）系列的FLASH做启动配置片时，遇到的相关问题进行简单整理复盘，避免后人踩坑。本人操作固化芯片型号为：ZYNQ7045、690T（复旦微替代型号V7 690T）。
2023-04-19 13:32:59
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原创 FPGA与数字IC求职知识准备 - 数字电路知识总结
本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点，用于求职的数电部分的知识准备，差缺补漏。
2023-01-10 01:01:36
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原创 2022年终总结与2023新年展望
时间过得太快了，虽然写博客已经很多年了，但是年终总结一直由于种种原因没有写过，2022年确实是魔幻的一年，不知不觉自己也已经研二了，因为疫情的原因突然放开，提前放假回家，借此机会写一下今年的年终总结与新年的展望。
2023-01-02 16:56:52
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原创 HDLBits练习汇总-14-时序逻辑设计测试--状态机（二）
一个大水库的水为几个用户服务。为了保持足够高的水位，三个传感器以5英寸的间隔垂直放置。当水位高于最高传感器S3时，输入流量应为零。当液位低于最低传感器(Si)时，流量应处于最大(公称流量阀和补充流量阀均打开)。当水位在上下两个传感器之间时，流量由两个因素决定：水位和上次传感器变化前的水位。每个水位都有一个与之相关的名义流量，如下表所示。如果传感器的变化表明以前的水平低于当前水平，则应该发生名义流量。如果之前的水平高于当前水平，应通过打开补充流量阀(由AFR控制)来增加流量。画出水库控制器的摩尔模型状态图。
2023-01-01 15:28:46
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原创 HDLBits练习汇总-13-时序逻辑设计测试--状态机（一）
是一个摩尔状态机，具有两种状态，一种输入，一种输出。实现此状态机。请注意，重置状态为 B。使用异步复位。
2022-12-30 15:20:17
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原创 ZYNQ - 以太网远程更新SD卡应用程序
对于ZYNQ系列的板卡固化，可以通过JTAG接口，使用SDK固化到FLASH中，或者可将SD卡取出将SD卡中保存的固化工程进行修改，但在很多情况下，离线更新会很不方便，本文借鉴网上常见的远程更新QSPI FLASH的相关示例，对表贴式SD卡的应用程序进行了在线更新的操作适配，便于ZYNQ设备进行远程更新保存在表贴式SD卡中的固化程序。
2022-12-29 23:08:33
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原创 HDLBits练习汇总-12-时序逻辑设计测试--更多电路
Rule_90是一个具有有趣属性的一维元胞自动机。规则很简单。有一个一维单元格数组（开或关）。在每个时间步长，每个像元的下一个状态是像元的。在此电路中，创建一个 512 cell 系统 （q[511：0]），每个时钟周期按一个时间步长前进。负载输入指示系统的状态应加载数据[511：0]。假设边界（q[-1]和q[512]）均为零（关闭）。
2022-12-14 13:24:09
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原创 数字信号处理-11-FPGA FFT IP应用实例
本文根据FFT相关原理进行设计构建工程，仿造前文的工程构建的混频功能的工程，设计工程显示该混频信号的功率谱，然后进行仿真分析。
2022-11-28 13:35:30
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原创 RFSoC应用笔记 - RF数据转换器 -22- API使用指南之配置DAC相关工作状态和中断相关函数使用
本文完结后，关于RFSoC的配置的API函数部分就全部介绍完毕，后续有空将更新介绍简单的射频收发回环示例工程，不定时更新，敬请期待。
2022-11-27 19:55:02
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原创 数字信号处理-10-并行FIR滤波器MATLAB与FPGA实现
本文介绍了设计滤波器的FPGA实现步骤，并结合杜勇老师的书籍中的并行FIR滤波器部分进行一步步实现硬件设计，对书中的架构做了复现以及解读，并进行了仿真验证。
2022-11-26 14:07:43
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原创 数字信号处理-09-串行FIR滤波器MATLAB与FPGA实现
本文介绍了设计滤波器的FPGA实现步骤，并结合杜勇老师的书籍中的串行FIR滤波器部分进行一步步实现硬件设计，对书中的架构做了简单的优化，并进行了仿真验证。
2022-11-24 12:53:24
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原创 ZYNQ - 无DDR固化程序（代码运行在OCM上）
ZYNQ固化时，正常情况下都需要DDR参与，但是有时硬件设计时，可能将DDR去掉或设计出错，这将导致ZYNQ无法正常固化，之前有写过一个使用静态链接库进行无DDR固化的文章，当时那个是压缩了FSBL的相关代码只保留FLASH模式下的功能，对于其他模式可能无法正常使用，本文将无DDR固化的情况进一步进行介绍，讲解如何修改FSBL实现ZYNQ的程序固化，给出一个demo进行演示测试。
2022-11-20 12:48:31
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原创 以Vivado工具为例了解FPGA实现
FPGA的实现过程可以对综合后生成的网表进行逻辑综合优化、以及布局、布线方面的优化。针对特定的设计可以进行选择功率以及物理综合设计进行优化。右键实现的选项，点击实现设置即可看到实现有关的配置界面，可以在设置中选择指定的约束文件，综合策略。在strategy的下拉菜单中，可以针对不同的性能和指标要求尝试选择不同的策略应用与项目工程中。同时，在description中的各个部分也可以指定directive进行定制各个部分的实现方案。
2022-11-06 12:58:29
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原创 RFSoC应用笔记 - RF数据转换器 -21- API使用指南之配置ADC相关工作状态
XRFdc带标注1的只有GEN 3代的有该参数配置。此 API 函数为请求的 RF-ADC 设置抽取因子，并根据抽取因子更新 FIFO 写入宽度。抽取的动态变化对块吞吐量有影响。可以动态更改 AXI4-Stream 时钟速率以适应吞吐量的变化。在非 MTS 模式下，推荐的程序是关闭 FIFO（Xrfdc_setupfifo），更改时钟速率（Xrfdc_SetfabClkOutDiv），清除 FIFO 中断，然后重新启动 FIFO（Xrfdc_SetupFifo）。此功能仅适用于 RF-ADC。
2022-11-01 21:28:19
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原创 数字IC设计 - 逻辑综合简介与Design Compiler使用（GUI方式）
逻辑综合就是将前端设计工程师编写的RTL代码，映射到特定的工艺库上，通过添加约束信息，对RTL代码进行逻辑优化，形成门级网表。约束信息包括时序约束，线载模型约束，面积约束，功耗约束等。
2022-10-26 22:44:07
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原创 RFSoC应用笔记 - RF数据转换器 -20- API使用指南之配置RFDC工作状态（ADC、DAC均适用）
XRFdc传递的 Mixer/NCO 设置用于更新相应的块级寄存器。使用新值更新驱动程序结构体。这是 RF-ADC/RF-DAC 的常用 API 函数。
2022-10-24 13:50:15
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原创 数字IC设计 - 数字IC实现途径
IC设计实现方式有很多种，模拟IC的实现方式主要包括：全定制与宏单元/IP。SoC的实现方式主要是依靠CPU/DSP/MCU/ASSP作为主控单元（用于系统处理控制）并搭配其它IP构成片上系统芯片。而数字IC实现发主要方式有以下几种。
2022-10-24 13:23:41
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原创 RFSoC应用笔记 - RF数据转换器 -19- API使用指南之状态指示函数（ADC、DAC均适用）
本文主要介绍关于RF数据转换器的ADC和DAC均适用的状态指示函数的相关使用方法。
2022-10-23 11:50:36
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原创 RFSoC应用笔记 - RF数据转换器 -18- API使用指南之DAC状态指示函数
本文主要介绍关于RF数据转换器的DAC状态指示函数的相关使用方法。
2022-10-23 11:48:08
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原创 RFSoC应用笔记 - RF数据转换器 -14- RFSoC自动增益控制与NCO跳频功能
本文概述了如何在系统中使用RFSoC 射频数据转换器的自动增益控制和NCO跳频功能。
2022-10-22 19:51:51
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原创 RFSoC应用笔记 - RF数据转换器 -12- RFSoC关键配置之其他功能（三）
本文参考官方手册，主要对RFSOC的上电顺序、TDD 模式、比特流重配置等内容进行介绍。
2022-10-20 13:26:21
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原创 数字IC设计 - 使用VCS逻辑仿真工具
新建一个文件夹，将需要编译仿真的代码放到该文件夹内，这里在linux环境下创建了相关文件夹，并将全加器代码编写导入。
2022-10-17 18:39:08
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原创 数字IC设计 - 数字集成电路基础
MOS管是金属（metal）—氧化物（oxide）—半导体（semiconductor）场效应晶体管，或者称是金属—绝缘体（insulator）—半导体。MOS管的source和drain是可以对调的，他们都是在P型backgate中形成的N型区。在多数情况下，这个两个区是一样的，即使两端对调也不会影响器件的性能。这样的器件被认为是对称的。
2022-10-16 17:26:34
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原创 FPGA - 7系列 FPGA内部结构之CLB -01- CLB资源概述
真6 输入查找表 (LUT) 技术双 LUT5（5 输入 LUT）选项分布式存储器和移位寄存器逻辑功能用于算术功能的专用高速进位逻辑用于有效利用的宽多路复用器CLB 是实现顺序电路和组合电路的主要逻辑资源。每个 CLB 元素都连接到一个开关矩阵，用于访问通用路由矩阵。CLB 元素包含一对切片。7 系列 FPGA 中的 LUT 可配置为具有一个输出的 6 输入 LUT，或配置为具有独立输出但公共地址或逻辑输入的两个 5 输入 LUT。每个 5 输入 LUT 输出可以选择在触发器中寄存。
2022-10-13 13:50:37
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原创 RFSoC应用笔记 - RF数据转换器 -11- RFSoC关键配置之其他功能（二）
RFSoC驱动射频直采ADC和DAC的正常工作离不开时钟，本文参考官方手册，主要对RFSOC的时钟结构以及相关配置进行介绍，并简单介绍了关于复位的操作。
2022-10-11 13:30:33
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原创 RFSoC应用笔记 - RF数据转换器 -10- RFSoC关键配置之其他功能（一）
RFSoC中最重要的部分是射频直采ADC和DAC的配置，除了前文介绍的DAC和ADC的基本功能以外，还有其他的相关功能和配置，可以用于配置射频数据转换器，本文参考官方手册，主要对正交调制器校正、粗延迟设置、动态更新配置、PLL以及中断处理操作进行介绍。
2022-10-11 13:23:58
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原创 RFSoC应用笔记 - RF数据转换器 -09- RFSoC关键配置之RF-DAC内部解析（三）
RFSoC中最重要的部分是射频直采ADC和DAC的配置，因此了解内部相关原理结构可以帮助我们更好理解相关功能配置参数含义。本文参考官方手册，主要对高采样率模式、多频带操作以及IP的数据接口进行介绍。
2022-10-10 17:41:36
2828
GD（兆易创新）系列FLASH进行FPGA和ZYNQ配置固化相关操作 ZYNQ固化资料
2025-03-23
LMK04828 as a Clock Source for the ADS42JB69.pdf
2025-03-23
AN-2132 Synchronizing Multiple GSPS ADCs in a System.pdf
2025-03-23
ug949-vivado-design-methodology-zh-cn-2022.2.pdf
2025-03-17
ug1292-ultrafast-timing-closure-quick-reference.pdf
2025-03-17
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