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转载 码住！最新的多通道AD实时采集显示方案来了！基于RK3568 + FPGA国产平台

以创龙科技 TL3568F-EVM评估板（瑞芯微 RK3568J + 紫光同创 Logos - 2）为核心，搭配TL7606P模块（CL1606/AD7606芯片，8通道，采样率 200KSPS）与TL7616P模块（CL1616/AD7616 芯片，16通道，采样率 1MSPS），构成了一套完备且坚实的硬件开发基础，为开发者的创新实践提供有力支撑。在工业控制与数据采集这片充满挑战的领域中，高精度AD采集如同精密的感知触角，实时显示恰似直观的洞察之窗，它们是确保系统高效、稳定运转的关键所在。

2025-03-28 11:52:51 28

转载 第七届“复微杯“2025全国大学生电子设计大赛正式启动！

2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。

2025-03-25 09:29:30 34

转载 第七届“复微杯“2025全国大学生电子设计大赛正式启动！

2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。

2025-03-25 09:29:30 18

转载 第七届“复微杯“2025全国大学生电子设计大赛正式启动！

2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。

2025-03-25 09:29:30 21

转载 第七届“复微杯“2025全国大学生电子设计大赛正式启动！

2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。

2025-03-25 09:29:30 24

转载 第七届“复微杯“2025全国大学生电子设计大赛正式启动！

2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。

2025-03-25 09:29:30 14

转载 第七届“复微杯“2025全国大学生电子设计大赛正式启动！

2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。

2025-03-25 09:29:30 7

转载 第七届“复微杯“2025全国大学生电子设计大赛正式启动！

2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。

2025-03-25 09:29:30 2

转载 第七届“复微杯“2025全国大学生电子设计大赛正式启动！

2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。

2025-03-25 09:29:30 2

原创 ZYNQ 双核AMP模式下，CPU0可以响应外部中断，CPU1响应不了外部中断？

zynq 启用裸机双核cpu,采用AMP模式，PL端采用双DMA,DMA0数据连接CPU0,DMA1连接CPU1,双核都跑起来了，但是CPU0接收DMA0的中断正常，CPU1接收不到DMA1的中断。DMA中断属于SPI中断，在CPU1 “-DUSE_AMP=1”配置下，所有中断默认连接CPU0。所以CPU1接收不到中断。

2025-02-26 13:59:47 156

原创 ZYNQ 双核CPU跑 测试用例

Xilinx 的 ZYNQ SOC 融合了这两种架构， ZYNQ SOC 芯片包含两个独立的 Cortex-A9 处理器，这两个处理器核在结构上是相同的，同时又包括了可编程的逻辑单元（ PL），使得 ZYNQ 整体系统成为了一个异构多核系统，同时具有较高的通用性和性能。从软件的角度看，多核处理器的运行模式有 AMP（非对称多处理）、 SMP（对称多处理）和 BMP（受约束多处理）三种运行模式。

2025-02-24 16:33:51 63

转载 基于国产FPGA的全开源双目视觉处理系统

1. 系统架构解析本系统基于米尔MYC-YM90X构建，搭载安路DR1 FPGA SOC 创新型异构计算平台，充分发挥其双核Cortex-A35处理器与可编程逻辑（PL）单元的协同优势。通过AXI4-Stream总线构建的高速数据通道（峰值带宽可达12.8GB/s），实现ARM与FPGA间的纳秒级（ns）延迟交互，较传统方案提升了3倍的传输效率，极大地提升了系统整体性能。国产化技术亮点：全自主AX...

2025-02-21 11:31:07 57

原创 FPGA VGA timing

VGA接口通过传输红、绿、蓝三原色信号以及行同步（HSYNC）和场同步（VSYNC）信号，实现视频图像的显示。场同步（VSYNC）：用于每帧扫描的同步信号，与行同步类似，保持低电平一段时间，其余时间保持高电平。这个区域用于稳定电子束的扫描速度，并准备进入下一行的图像数据区域。这个区域用于稳定电子束的扫描速度，并准备进入下一帧的图像数据区域。这个区域用于电子束的复位和准备下一行的扫描。图像数据处理：在像素时钟的驱动下，根据当前扫描的位置，从图像缓冲区中读取相应的图像数据，并输出到VGA接口。

2025-02-08 14:58:35 387

原创 verilog 同步fifo

其中，计数器法是一种常用的实现方式，它通过一个计数器来跟踪FIFO中数据的数量，并根据计数器的值来判断FIFO的空满状态。读写指针：用于跟踪已写入和已读取的数据位置。这个存储单元是FIFO的核心，它决定了FIFO可以存储的数据量，即FIFO的深度。满标志：当写入指针的下一个位置等于读取指针时（考虑到循环存储的情况），可以认为FIFO已满，因为此时没有额外的存储空间来写入新的数据。写操作：当写使能信号有效且FIFO未满时，数据会被写入到写入指针指向的存储位置中，然后写入指针会递增以指向下一个可用的存储位置。

2025-02-08 14:24:57 45

原创 FPGA火焰识别算法

火焰识别算法是一种通过视频图像分析技术，对监控画面中火焰特征进行智能识别与判断的算法。该算法能够实时捕捉视频中的火焰信息，通过一系列复杂的图像处理与分析流程，准确判断火焰的存在与状态，进而触发相应的预警或报警机制。

2025-01-04 11:42:42 195

原创 FPGA交通灯实现

FPGA（现场可编程门阵列）交通灯实现原理主要是基于硬件描述语言（如VHDL或Verilog）编程，通过FPGA内部的逻辑单元和寄存器来实现交通灯的控制功能。交通灯的主要功能包括红灯、黄灯和绿灯的显示，以及各个灯之间的切换逻辑。将计数器的输出连接到数码管或LCD显示屏的输入接口上，即可实现倒计时时间的显示。在程序中定义输入（如时钟信号、复位信号）和输出（如红、黄、绿灯的控制信号）。严格控制交通灯切换的时序，确保红灯、绿灯和黄灯的显示时间符合交通规则的要求。使用数码管或LCD显示屏来显示交通灯的倒计时时间。

2024-12-31 14:28:20 293

原创 FPGA 4x4矩阵键盘 实现

首先，FPGA将4行I/O口（通常表示为row_one、row_two、row_three、row_four）全部输出高电平，4列I/O口（通常表示为col_one、col_two、col_three、col_four）全部输出低电平。如果某一列I/O口的电平被拉低（即变为低电平），则说明有按键被按下，且该按键位于该列和当前扫描行的交叉点上。如果某一行I/O口的电平被拉低，则说明有按键被按下，且该按键位于该行和当前扫描列的交叉点上。通过行扫描和列扫描得到的行坐标和列坐标，FPGA可以确定具体被按下的按键。

2024-12-31 14:19:34 363

转载 1分钟学会如何提升PCIe通信速率，基于RK3568J + FPGA国产平台！

在当今数字化浪潮汹涌澎湃的时代，数据传输的速度与效率已然成为了科技领域中备受瞩目的焦点话题。据我了解，在 PCIe 通信案例中，采用不同方式呈现出了截然不同的传输速率，各项数据证明DMA方式在数据传输中存在巨大优势。今天，我简单分享如何快速提升PCIe通信速率，是基于RK3568J + FPGA国产平台。这个案例我觉得还是非常值得学习了解，感兴趣的朋友可以一起往下看看！测试数据汇总表 1案例时钟...

2024-12-23 16:44:59 85

原创 coe文件转mif(c语言)

‌使用LPM_ROM宏模块‌：在FPGA设计中，可以通过LPM_ROM宏模块引入MIF文件，将存储单元初始化为指定的数据。‌使用工具生成‌：例如使用Quartus自带的MIF文件生成工具，或者使用MATLAB生成数据后保存为.mif格式。‌ADDRESS_RADIX‌：定义地址的基数，常见的有十六进制（HEX）、二进制（BIN）等。‌手动创建‌：对于数据量小的MIF文件，可以直接在文本编辑器中创建，保存为.mif格式。‌DEPTH‌：定义地址的深度，即存储器的地址位数。创建和使用MIF文件的方法。

2024-11-22 13:42:57 196

转载 后摩尔时代的创新：在米尔FPGA上实现Tiny YOLO V4，助力AIoT应用

学习如何在 MYIR 的 ZU3EG FPGA 开发板上部署 Tiny YOLO v4，对比 FPGA、GPU、CPU 的性能，助力 AIoT 边缘计算应用。（文末有彩蛋）一、为什么选择 FPGA：应对 7nm 制程与 AI 限制在全球半导体制程限制和高端 GPU 受限的大环境下，FPGA 成为了中国企业发展的重要路径之一。它可支持灵活的 AIoT 应用，其灵活性与可编程性使其可以在国内成熟的 ...

2024-11-22 11:30:58 89

原创 quartus II mif转 xilinx coe文件（mif转coe）

例如：memory_initialization_vector = 00, 01, 02, 03, 04, 05, 06, 07, 08, 09, 0A, 0B, 0C, 0D, 0E, 0F;在Xilinx Vivado中，需要将COE文件添加到项目中，然后将其设置为存储器IP核“BRAM”的初始化文件。‌Xilinx COE文件的格式主要由两个部分组成：头信息和内存初始化数据。在Vivado中，将COE文件添加到项目并设置为存储器IP核的初始化文件。将文件保存为.coe格式。滤波器系数coe格式。

2024-11-22 11:24:02 257

原创 Verilog秒计数 （已验证）

【代码】Verilog秒计数 （已验证）

2024-10-30 13:53:11 84

原创 FPGA 蜂鸣器 音乐播放器

FPGA（Field Programmable Gate Array）蜂鸣器音乐播放器是一个将FPGA编程用于控制蜂鸣器播放音乐的设备。

2024-10-23 11:13:04 1301 1

原创 FPGA飞机避障游戏

与小鸟避障游戏类似，这种游戏通常结合了FPGA的高并行性和高速度特点来提高游戏运行的效率，并给玩家带来更加流畅和真实的游戏体验。需要注意的是，开发FPGA飞机避障游戏需要一定的硬件和软件知识，以及对FPGA开发流程的熟悉。确定游戏的目标和规则，例如飞机的移动、避障行为以及关卡设置等。设计游戏界面和交互方式，如飞机的图像、障碍物的类型和位置等。分析所需的硬件资源，包括FPGA的逻辑单元、内存和接口等。根据测试结果进行调试和优化，确保游戏的稳定性和流畅性。根据玩家的反馈进行必要的调整和修复，持续改进游戏质量。

2024-10-22 15:21:14 596 1

原创 FPGA 小鸟避障游戏

通过space键控制小鸟的跳动来通过随机生成障碍物之间的孔洞（其中小鸟会自然下落，按空格键上跳一段距离），游戏分数（通过障碍数）在屏幕中实时显示，碰到随机生成的障碍，则任务失败，任务失败后弹出游戏分数结算与当前的最高记录，然后选择重新开始游戏或者退出游戏。这种游戏一般利用FPGA的高并行性和高速度特点来提高游戏运行的效率，并且可以提供更加流畅的游戏体验。需要注意的是，基于FPGA的小鸟避障游戏开发是一个相对复杂的项目，需要一定的硬件和软件知识，以及足够的编程经验。不断更新游戏内容，增加新的功能或关卡等。

2024-10-22 15:17:12 717

转载 性能巅峰！这款期待已久的全国产RK3588J+FPGA核心板终于来了！

今天分享一款板子，它是创龙科技旗下的ARM＋FPGA的工业级核心板，基于瑞芯微 RK3588J/RK3588+紫光同创Titan-2 PG2T390H FPGA设计，是异构多核国产平台，性能方面堪称巅峰。这款3588F核心板的核心元器件均采用了国产工业级方案，国产化率达到 100%，还能提供报告。感兴趣的朋友可以点击视频，继续看，最近还有新品折扣，还是很不错的。‍‍（点击视频，1分钟解锁“RK35...

2024-10-18 11:30:40 80

原创 c语言指针函数

总之，C语言的指针函数是一种强大的工具，可以让你在程序的不同部分之间传递和操作数据。在这个例子中，create_array是一个指针函数，它返回一个指向整数数组的指针。在C语言中，指针函数（Pointer Function）是一种特殊的函数，它的返回值类型是一个指针类型。这意味着这种函数不直接返回一个数据值，而是返回一个指向某个数据值的指针。注意事项：由于指针函数可能返回一个指针到某个地址，所以必须确保你返回的指针是有效的。返回值：指针函数可以返回任何类型的指针，包括数组的指针、结构体的指针等。

2024-10-17 17:46:18 334

原创 c 语言 sprintf

需要注意的是，在使用sprintf时必须确保目标字符数组有足够的空间来存储格式化后的字符串，包括空字符（‘\0’）。为了避免这种情况，可以使用动态内存分配来分配足够的空间，或者使用snprintf（当你在处理包含多个占位符的字符串时，并且担心缓冲区溢出）作为替代的函数来检查分配的空间是否足够。在C语言中，sprintf是一个非常常用的函数，它用于将格式化的数据写入字符串中。sprintf函数会将格式化的数据写入到str指向的字符串中，并返回写入的字符数（不包括终止的空字符）。

2024-10-17 17:40:10 482

转载 在米尔MPSOC实现12G SDI视频采集H.265压缩SGMII万兆以太网推流

1.引言随着网络视频平台的发展，用户对于4K高清画质的需求日益增长。然而，许多用户发现，即使购买了视频平台的会员，观看4K内容时画质却不如预期，有时甚至还会出现模糊、卡顿的情况。这种现象背后涉及到视频编码、网络带宽、和视频传输的诸多因素。近期“影视飓风”发布的视频《清晰度不如4年前！视频变糊是你的错觉吗？》因讨论视频平台降低码率和改变编码格式以压缩视频画质，影响了内容表达。4K视频清晰...

2024-10-17 11:31:54 100

原创 PCIE XDMA

如果选中该参数，那么根据选中的 PFx 数量，在 IP 顶层边界处会显示 PCIe ID 端 口 ： cfg_vend_id 、 cfg_subsys_vend_id 、cfg_dev_id_pf* 、cfg_rev_id_pf* 和cfg_subsys_id_pf*，并可供用户逻辑驱动。PCIe to AXI Translation：PCIe 到 AXI 的地址转换，此处设为 0x40000000，需要与的修改地址映射中的 M_AXI_LITE 处地址相同；通常，该值与供应商 ID 相同。

2024-09-29 14:25:38 234

原创 PCIE总线架构

PCIe总线（Peripheral Component Interconnect Express）是一种高速串行计算机扩展总线标准，它是基于PCI总线的一种升级版，现在已经被广泛应用于各种高性能的计算机和服务器系统中。PCIe总线提供更高的数据传输速度和更先进的特性，它主要特点如下：高带宽：提供比PCI更快的传输速度，能够满足高带宽需求的应用场景。串行传输：采用串行传输方式，可以减少信号干扰和电磁辐射，提高数据传输的可靠性。双向传输：支持双向数据传输，可以同时进行读写操作。

2024-09-28 16:19:00 498

原创 灰度重心法求取图像重心

灰度重心法（Gray-scale Center of Mass Method）是一种在图像处理和计算机视觉中常用的方法。这种方法主要用于确定图像中物体的质心或重心位置，特别是在灰度图像中。灰度重心法的基本思想是，根据图像中每个像素的灰度值及其位置信息来计算一个加权重心，这个重心可以认为是图像中物体的重心。具体步骤如下：扫描图像：从图像的左上角开始，逐行扫描整个图像。计算灰度值和位置信息：对于每个像素，记录其灰度值以及位置信息（如行号和列号）。

2024-09-27 17:10:50 485

原创 灰度图像重心（质心）求取算法

假设我们有一个二维图像，其中 (x, y) 表示图像中每个像素的坐标。I(x, y) 表示图像在 (x, y) 处的亮度（或像素值），通常是灰度值。

2024-09-27 16:31:37 794

原创 ZYNQ LWIP 协议栈初始化

想要使用LwIP，那就必须先将协议栈初始化，我们就创建一个函数，在函数中初始化协议栈，注册网卡，设置主机的IP地址、子网掩码、网关地址等，比如作者个人电脑的IP地址是192.168.1.10，那么我们在开发板上设置的IP地址必须是与路由器处于同一子网的，我就设置为192.168.1.88，因为这个地址必须是路由器承认的合法地址，否则路由器不会对这个IP地址的数据包进行转发，网关就写对应的网关（路由器IP地址）192.168.1.1即可，255.255.255.0为整个局域网的子网掩码。

2024-09-26 11:29:29 226

原创 matlab图片生成coe代码

【代码】matlab图片生成coe代码。

2024-09-26 10:15:43 162

原创 verilog没有复位输入的复位代码

【代码】verilog没有复位输入的复位代码。

2024-09-25 14:24:24 153

原创 隐马尔可夫模型(HMM)

一种称为隐马尔可夫模型 （HMM） 的统计模型用于描述不可观察状态随时间变化的系统。它基于这样一种想法，即存在一个具有隐藏状态的基础过程，每个状态都有一个已知的结果。在隐藏状态之间切换和发出可观察符号的概率由模型定义。由于 HMM 具有捕获不确定性和时间依赖性的卓越能力，因此被广泛用于金融、生物信息学和语音识别等行业。HMM 可用于对动态系统进行建模，并根据已经看到的序列预测未来状态，因为它们具有灵活性。隐马尔可夫模型 （HMM） 是一种统计模型，用于描述观察序列和隐藏状态序列之间的概率关系。

2024-09-23 14:23:14 497

原创 基于MATLAB实现语音信号MFCC特征提取（附完整代码）

你有没有想过你的智能手机是如何理解语音指令的？或者 Alexa 和 Siri 等语音助手如何处理您的命令？这种卓越能力背后的机制在很大程度上归功于一种称为 Mel 频率倒谱系数 （MFCC） 的方法。语音识别技术允许机器解释人类语音，将口语转换为计算机可以操纵的格式。这项技术对于开发交互式和响应式 AI 至关重要，例如声控助手、自动化客户服务系统和实时翻译服务。MFCC 代表 Mel 频率倒谱系数。这是用于自动语音和说话人识别的功能。

2024-09-23 10:51:48 879

原创 xilinx 优秀的xdc参考

【代码】xilinx 优秀的xdc参考。

2024-09-21 10:34:04 242

原创 ZYNQ LWIP（RAW API） TCP函数学习

当服务器收到客户端发来的请求连接报文后，内核会遍历TCP监听链表tcp_listen_pcbs，找到和报文中一致的IP地址、目标端口号的控制块，然后内核将新建一个完整的TCP控制块，将监听TCP控制块tcp_pcb_listen的字段内容拷贝到完整的TCP控制块中，然后填写远端IP地址与端口号等字段，最后再将这个完整的TCP控制块挂载到tcp_active_pcbs链表中，当然，监听TCP控制块tcp_pcb_listen并不会被删除，因为它还需等待其他客户端的连接，这正是服务器必须要实现的功能。

2024-09-14 09:28:36 582

QT 下载：Download from your IP address is not allowed
Download from your IP address is not allowed 百度网盘永久连接： QT下载： qt-opensource-linux-x64-5.8.0.run： 链接：https://pan.baidu.com/s/1sQ3tqPaWdDnmhBYAc_XR7g qt-opensource-linux-x64-5.13.1.run： 链接：https://pan.baidu.com/s/1IZ2scvtzW1lK7SyUJQDAzQ qt-opensource-linux-x64-5.13.1.run： 链接：https://pan.baidu.com/s/1VI03aljuuGjTJwcFn9rh6w

2024-08-02

ZYNQ PS裸机开发RS485
RS485 是一种通用的通信标准，广泛用于数据采集和控制应用中。 它的主要优点之一是它允许将多个 RS485 设备放在同一条总线上，这使得多个节点可以相互连接。 RS-485是美国电子工业协会（EIA）在1983年批准了一个新的平衡传输标准（balanced transmission standard），EIA一开始将RS（Recommended Standard）做为标准的前缀，不过后来为了便于识别标准的来源，已将RS改为EIA/TIA。目前标准名称为TIA-485，但工程师及应用指南仍继续使用RS-485来称呼此标准。 RS-485仅是一个电气标准，描述了接口的物理层，像协议、时序、串行或并行数据以及链路全部由设计者或更高层协议定义。RS-485定义的是使用平衡（也称作差分）多点传输线的驱动器（driver）和接收器（receiver）的电气特性。 差分传输增加噪声抗扰度，减少噪声辐射 长距离链路，最长可达4000英尺（约1219米） 数据速率高达10Mbps（40英寸内，约12.2米） 同一总线可以连接多个驱动器和接收器 宽共模范围允许驱动器和接收器之间存在地电位差异，允许

2024-07-26

ZYNQ EMIO接口 SPI-OLED
OLED-RES、OLED-DC、OLED-SCLK、OLED-SDIN 直接连接到 Zynq GPIO，其中 RES 和 DC信号低电平有效；PIN7 VDD和PIN5 VBAT是高电平有效的，但是并非直接连接至Zynq GPIO，而是通过 PMOS 管进行驱动。根据 PMOS 管的导通特性可以知道，当 OLED_VBAT和OLED-VDD 为低电平时，3.3V的电压才会送到VBAT和VDD，换句话说，对于Zynq而言，VBAT和BDD是低电平有效。市面上大多是将VBAT和VDD直接连接到高电平，这样一来不需要额外的控制，但是功耗也相对高一些。Miz702和Miz702N开发板将VBAT和VDD 连接到Zynq GPIO，可以通过软件控制OLED的通、断电，可以降低整个板子的功耗。 CS：OLED片选信号。 RST(RES)：硬复位OLED。 DC：命令/数据标志（0，读写命令；1，读写数据）。 SCLK：串行时钟线。在4线串行模式下，D0信号线作为串行时钟线SCLK。 SDIN：串行数据线。在4线串行模式下，D1信号线作为串行数据线SDIN。

2024-07-26

ZYNQ 学习定时器中断
定时器作为 PS 的重要组成部分，可以不受 CPU 的干预，自己独立运行，来完成计时、定时、中断以 及计算来自 MIO 或 EMIO 引脚的信号脉冲宽度等。 在 ZYNQ 嵌入式系统中，定时器的资源是非常丰富的，每个 Cortex-A9 处理器都有各自独立的 32 位私 有定时器和 32 位看门狗定时器，这两个 CPU 同时共享一个 64 位的全局定时器（Global Timer）。除此之外，PS 中还有一个 24 位的系统看门狗定时器（SWDT）和两个 TTC（Triple Timer Counters）。系统看门狗定时器可以在系统发生灾难性的故障时（如 PS 中的 PLL 工作异常）发出信号，使得系统程序重新启动，保证了系统安全可靠的运行。TTC 用于计算来自 MIO 引脚或 EMIO 引脚的信号脉冲宽度，每个 TTC 都有三个独

2024-07-26

ZYNQ EMIF进行PS与PL间的数据交互
AXI-EMC IP 是一个可以可以支持各种内存型号的控制器，利用这个IP可以非常方便地模拟各种类型的内存或者FLASH接口实现数据的交互和通信。以下是AXI-EMC IP的功能特性： 1、支持AXI4 Slave Memory Map 接口，数据宽度为32位和64位 2、支持写入/读取寄存器的可选AXI4-Lite Slave数据宽度为32位 3、支持AXI4增量和包传输 4、支持AXI4窄带和非对齐传输 5、最多支持四个外部存储器组 6、支持具有可配置字节奇偶校验和流水线级的同步SRAM 7、支持的内存类型

2024-07-19

ZYNQ AXI4 FDMA内存读写
果用过ZYNQ的都知道，要直接操作PS的DDR 通常是DMA 或者VDMA,然而用过XILINX 的DMA IP和 VDMA IP，总有一种遗憾，那就是不够灵活，还需要对寄存器配置，真是麻烦。对于我们搞 FPGA的人来说，最喜欢直接了当，直接用FPGA代码搞定。现在XILINX 的总线接口是AXI4总线，那么熟练自定义AXI4 IP挂到总线上就非常方便了。基于这个目的，定义了一个基于AXI4 FULL MASTER的IP，暂且取名为FDMA。

2024-07-19

ZYNQ FPGA实现电子相册
电子相册的实现就是通过按键来改变显示器的图片轮换。本节将通过ps端的按键来控制ARM选择不同的图片通过HDMI输出到显示屏。 ZYNQ FPGA实现电子相册

2024-06-01

ZYNQ PL PS中断 共享中断
当处理器收到中断，它会停下当前正在做的任务，然后跳转到需要处理的地方去。这和轮询的方式是 相反的，轮询是由软件同步获取设备的状态。在中断方式中，不需要由处理器不断地轮询设备的I/O端口来 查看是否需要处理，设备本身会中断处理器。中断（主要是硬件中断）可以进一步被分类为以下几种类型： • 可屏蔽中断（Maskable Interrupts，IRQ)——可通过在中断屏蔽寄存器中设定位掩码来关闭。触发可 屏蔽中断的事件源不是每次都是重要的。程序设计人员需要决定该事件是否应该导致程序跳到所需处理的 地方去。使用可屏蔽中断的设备包括定时器、比较器和ADC。 • 不可屏蔽中断（Non-Maskable Interrupts，NMI)——无法通过在中断屏蔽寄存器中设定位掩码来关闭。 这些是不可忽视的中断。NMI的事件包括上电、外部重启（用实际的按钮）和严重的设备失效。 • 处理器间中断（Inter-Processor Interrupts，IPI)——在多处理器系统中，一个处理器可能需要中断另一 个处理器的操作。在这种情况下，就会产生一个IPI，以便于处理器间通信或同步。 Zynq 芯片的P

2024-05-30

ZYNQ I2C 通信例程-EEPROM
EEPROM 是一种用于计算机系统的非易失性存储器，也常在嵌入式领域中作为数据的存储设备，在物 联网及可穿戴设备等需要存储少量数据的场景中也有广泛应用。 在ZYNQ 系列芯片的PS端IOP部分有两个I2C控制器（I2C0、I2C1），控制器的接口只需一根数据 线（SDA）和一根时钟线（SCL）。 功能概述：本实例使用ARM 侧IIC0 EMIO来读写E2PROM，先往E2PROM里面写8个数值，然后再读取出来，通过串口打印显示。 E2PROM 简介：EEPROM (Electrically Erasable Programmable read only memory)是指带电可擦可编程只读存储器。是一种掉电后数据不丢失的存储芯片。 EEPROM 可以在电脑上或专用设备上擦除已有信息重新编程。一般用在即插即用。在微机的发展初期，BIOS都存放在ROM（Read Only Memory，只读存储器）中。 E2PROM 背景知识：ROM内部的资料是在ROM的制造工序中，在工厂里用特殊的方法被烧录进去的，其中的内容只能读不能改，一旦烧录进去，用户只能验证写入的资料是否正确，不能再作任何修改。如

2024-05-24

Zynq-7000 PL端HDMI的显示控制
HDMI（High Definition Multimedia Interface）是高清晰多媒体接口线的缩写，能高品质地传输未经压缩的高清视频和多声道音频数据，最高数据传输速度为5Gbps。同时无需在信号传送前进行数/模或者模/数转换，可以保证最高质量的影音信号传送。 HDMI线支持5Gbps的数据传输率，最远可传输30米，足以应付一个1080p的视频和一个8声道的音频信号。而因为一个1080p的视频和一个8声道的音频信号需求少于4GB/s，因此HDMI线还有很大余量。这允许它可以用一个电缆分别连接DVD播放器，接收器和PRR。此外HDMI支持EDID，DDC2B，因此具有HDMI的设备具有“即插即用”的特点，信号源和显示设备之间会自动进行“协商”，自动选择最合适的视频/音频格式。如下图是一根HDMI线。

2024-05-24

ZYNQ ARM IIC EMIO读写ADXL345三轴陀螺仪
ADXL345是一款小而薄的超低功耗3轴加速度计，分辨率高(13位)，测量范围达± 16g。数字输出数据为16位二进制补码格式，可通过SPI(3线或4线)或I2C数字接口访问。ADXL345非常适合移动设备应用。它可以在倾斜检测应用中测量静态重力加速度，还可以测量运动或冲击导致的动

2024-05-23

ZYNQ BRAM实现PS与PL数据交互
有时CPU需要与PL进行小批量的数据交换，可以通过BRAM模块，也就是Block RAM实现 此要求。本章通过Zynq的GP Master接口读写PL端的BRAM，实现与PL的交互。在本实验中 加入了自定义的FPGA程序，并利用AXI4总线进行配置，通知其何时读写BRAM。 以下为本实验原理图，CPU通过AXI BRAM Controller读取BRAM数据，CPU仅配置自定义 的PL BRAM Controller 的寄存器，不通过它读写数据。

2024-04-23

ZYNQ-PL读写PS端DDR数据
PL 和PS的高效交互是zynq 7000 soc开发的重中之重，我们常常需要将PL端的大量数 据实时送到PS端处理，或者将PS端处理结果实时送到PL端处理，常规我们会想到使用DMA 的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过AXI总 线来读写PS端ddr的数据，这里面涉及到AXI4协议，vivado的FPGA调试等。

2024-04-23

基于FPGA的万年历实验
基于FPGA的万年历实验 verilog quartus ii lcd1602 显示

2024-01-09

基于FPGA的打地鼠实验
地鼠随机出现，通过按键打地鼠。 错误标志为高时，蜂鸣器发出滴滴声 verilog quartus II工程 //计数器对50MHz时钟计数，计数周期为0.5s always @(posedge clk or negedge rst_n) begin if(!rst_n) alarm_cnt <= 25'd0; else if(alarm_cnt < 25'd12500) alarm_cnt <= alarm_cnt + 25'd1; else alarm_cnt <= 25'd0; end

2024-01-09

FPGA 篮球计分器设计
该模块与我们的 FPGA 开发板搭配可实现电子篮球计分牌的功能 1.可显示 A 队 B 队的得分，通过按键实现加分减分功能 2.可显示 A 队 B 队的暂停次数，犯规次数 3.可显示每一节比赛的时间 4.可显示 24 秒倒计时 verilog设计

2023-12-30

Vivado DDS IP核仿真
Vivado DDS IP核仿真

2023-10-11

05-SFP-GTX.rar
aurora 8b10b 光纤传输

2023-09-22

基于FPGA 的cordic算法实现sin和cosine波形发生器
CORDIC算法原理利用简单的移位就实现，主要用于三角函数、双曲线、指数、对数的计算，在以二进制操作为基础的FPGA硬件中就显得尤为重要。虽然现在的fpga有了集成IP核，但是对于其基本原理还是需要关注的。 基于个人理解，本文主要对该算法进行简单推导，同时利用matlab进行仿真，并在fpga中实现。

2023-07-03

基于FPGA的cordic算法实现DDS-sincos
verilog实现cordic算法产生dds sin和cos波形产生。 CORDIC（Coordinate Rotation Digital Computer）算法即坐标旋转数字计算方法，是J.D.Volder1于1959年首次提出，主要用于三角函数、双曲线、指数、对数的计算。该算法通过基本的加和移位运算代替乘法运算，使得矢量的旋转和定向的计算不再需要三角函数、乘法、开方、反三角、指数等函数。 本文是基于使用Verilog HDL设计实现Cordic算法，实现正弦、余弦、反正切函数的实现。将复杂的运算转化成RTL擅长的加减法和乘法，而乘法运算可以用移位运算代替。Cordic算法有两种模式，旋转模式和向量模式。可以在圆坐标系、线性坐标系、双曲线坐标系使用。本文初步实现在圆坐标系下的两种模式的算法实现。

2023-07-03

基于FPGA驱动液晶显示器12864单色图片显示设计验证
基于FPGA驱动液晶显示器12864单色图片显示设计验证 包含verilog代码，quartus II工程的实现以及说明文档。 内容齐全，下板测试无误。 lcd1864 FPGA驱动 ，iic接口

2023-06-02

基于FPGA的五子棋游戏
FPGA verilog实现，vga显示，五个按键操作方向

2023-03-05

基于FPGA的64位8级流水线加法器
64位8级流水线加法器，即是将64位拆成8个8位进行运算，最后将8个8位运算的结果相加得出最后的和和进位位。采用8级流水线进行加法运算，则从第一次输入两个加数的第一个时钟起，需要第8个时钟周期对应的和才输出来，之后源源不断的输入加数，则和也不断的输出，如下图所示： 8级流水线需要将加法运算拆分成8个时钟周期来完成，每个时钟周期需要将前面计算得到的和、还未进行计算的加数进行缓存，由此，比如第1个8位计算得到的和就需要缓存7次，第2个8位计算得到的和就需要缓存6次，以此类推。同时，还要将未进行计算的加数进行缓存，比如[63:56]这个8位就需要缓存7次，[55:48] 这个8位就需要缓存6次。 第1个时钟周期：计算第1个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数 第2个时钟周期：计算第2个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数 第3个时钟周期：计算第3个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数 第4个时钟周期：计算第4个8位的和，并加上前一个的进位位。缓存前面得到的和、未进行计算的加数 第5个时钟周期：计

2023-03-05

ICC lab0-gui
icc学习 lab0_gui

2023-01-03

smic.18工艺的memory compiler
分享一个适用于smic.18工艺的memory compiler，亲测可用，我的运行环境是simics 3.04 + solaris 10, 具体的内容可以下下面的截图，包括分享的文件夹内容截图和MC正常运行并且成功生成sram的截图，有需要的朋友可以下载，希望能帮到各位

2022-12-15

基于FPGA的DS1302设计 quartus II
FPGA读写DS1302 RTC实验Verilog逻辑源码Quartus工程文件+文档资料, FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。 DS1302 FPGA module top( //sys input clk, input rst_n, output rtc_sclk, output rtc_ce, inout rtc_data, output [5:0] seg_sel, output [7:0] seg_data ); wire[7:0] read_second; wire[7:0] read_minute; wire[7:0] read_hour; wire[7:0] read_date; wire[7:0] read_month; wire[7:0] read_week; wire[7:0] read_year; seg_bcd seg_bcd_m0( .c

2022-12-01

基于FPGA MIPS CPU的设计
FPGA 1，Vivado工程 2，verilog代码 3，四个工程 4，手把手一步一步教你学习MIPS 设计CPU

2022-11-21

Synopsys DC工具学习 11课源码
Synopsys DC工具学习 11课源码 从入门到精通

2022-10-19

远程无线电子钢琴（基于Basys 3 FPGA开发板）
远程无线电子钢琴（基于Basys 3 FPGA开发板）

2022-07-14

基于FPGA实现坦克大战游戏 basy3
本设计是基于Xilinx Basys3的坦克大战游戏，通过Basys3板卡控制“坦克”的移动和射击，由拨码开关控制游戏的开始、模式选择等。游戏分为经典模式和无尽模式，经典模式中有4辆“敌方坦克”追击“己方坦克”，被击中后血量减一，直至血量为零后游戏终结，同时每击毁5辆坦克可使血量加一；无尽模式中以时间为游戏进度，倒计时结束后游戏终止，两种模式下击毁的坦克数均显示在开发板的数码管上。同时设置了道具机制，游戏中可随机掉落“加速”、“激光”、“冻结”等不同的道具，分别对应不同效果，丰富了游戏体验。 vivado basy3 verilog

2022-07-04

FPGA与DS18B20温度传感器的通信实现
FPGA与DS18B20温度传感器的通信实现 quartus II VHDL 资料齐全

2022-06-27

基于FPGA的序列检测器
基于FPGA的序列检测器 quartus II VHDL 文档说明

2022-06-27

基于FPGA的信号发生器
设计一款基于FPGA的芯片信号发生器，利用Verilog语言实现信号发生器的各个模块单元， 实现的硬件要求： 正弦波、三角波、方波等； 原理图，文档说明，各种资料齐全

2022-06-27

基于FPGA误码检测系统设计
基于FPGA误码检测 verilog quartus II

2022-06-24

FPGA 正弦波进行2ask，2fsk，2psk，2dpsk调制

能够发射正弦波 对发出的正弦波进行2ask，2fsk，2psk，2dpsk调制 调制时用到PN序列（伪随机序列） 步骤： 第一步：产生两个频率不同的载波信号 第二步：编写2ask，2fsk，2psk，2dpsk模块 第三步：编写伪随机序列产生模块 第四步：将所有模块连接起来

2022-06-24

基于FPGA的数字秒表设计
.1设计要求 (1) 能对0秒～59分59.99秒范围进行计时，显示最长时间是59分59秒； (2) 计时精度达到10ms； (3) 设计复位开关和启停开关，复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。 1.2数字秒表设计的目的 本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时。通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。 有设计报告 quartus II

2022-06-23

基于FPGA的fir数字滤波器。
任务： 设计基于FPGA的数字滤波器。 要求： 1、 详细描述数字滤波器的工作原理和设计方法； 2、 利用半成品硬件，构成具有D/A功能的功能平台； 3、用VHDL语言编写FIR数字滤波器并下载至所设计硬件上做验证； 4、对结果做相应的理论分析。 verilog quartus ii 实验文档详细

2022-06-23

基于FPGA的实现一款简易电子密码锁
1、设计一个密码锁的控制电路，当输入正确密码时，输出开锁信号以推动执行机构工作(用FPGA实现直流电机控制)，用红灯亮、绿灯熄灭表示关锁，用绿灯亮、红灯熄灭表示开锁； √ 2、在锁的控制电路中储存一个可以修改的 4 位密码，当开锁按钮开关（可设置成 6 位至8位，其中实际有效为 4 位，其余为虚设）的输入代码等于储存代码时，开锁； 3、从第一个按钮触动后的 5 秒内若未将锁打开，则电路自动复位并进入自锁状态，使之无法再打开，并由扬声器发出持续 20 秒的报警信号。√ 目标：用FPGA实现一款简易电子密码锁 VHDL

2022-06-22

基于FPGA的任意四位除法器
基于FPGA的任意四位除法器 根据公式：被除数=商数·除数+余数，将被除数减去除数，每减一次，商的中间结果加一，直至被除数等于或者小于除数，运算完成，此时，被除数被减剩的结果就是余数。 根据以上的思想，设计由加法器和减法器组成的除法器。 由于是任意四位除法器，所以输入的被除数和除数存在有符号和无符号的情况，设计中引入一个sign信号，当该信号被置为‘1’时，进行的是有符号运算，被置为‘0’时，进行的是无符号的运算。

2022-06-22

基于FPGA的任意波形发生器
1. 了解现代电子设计EDA技术，掌握数字电路、VHDL语言、QUARTUS II软件等相关知识，能够应用EDA软件进行任意信号发生器的设计与仿真。 2. 任意信号发生器功能：能够产生一定频率范围和一定幅度的正弦波、三角波、方波等常用信号，并可以根据要求产生满足特定要求的信号。 3. 应用QUARTUS II软件进行任意信号发生器的设计与仿真。

2022-06-22

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