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RSS订阅原创 VIVADO自定义IP核的创建与后续的修改（非常详细）
写好了verilog代码或者BD文件后，比如我这里写了一个可设置位数的最简单的加法器endmodule然后按照以下图片中的流程进行打包以上为IP核的打包流程，记住自己的打包路径。以上就是IP核的创建和修改过程，希望对大家有所帮助。
2024-05-12 22:05:35
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原创 ZYNQ的中断系统
ZYNQ和STM32等嵌入式的操作系统非常相似，但由于PL端的硬件可以自己编程，所以在中断信号的触发方面会有些区别。这篇文件将介绍一个最简单但完整的中断相应过程。
2024-04-14 21:55:06
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原创 XILINX的IP核GTX的配置
看了众多文章，虽然很多已经写的很详细了，但很少有文章讲到各项配置的意义，选择这些选项是要干嘛，不选会咋样？这些问题在学习过程中一直困扰我，所以我写了这篇文章希望可以和我有同样问题的伙伴一起交流
2024-03-10 21:44:23
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原创 ZYNQ--PL与PS端的数据交互(PS端编程实现)
这篇文章的侧重点是讲思路的，讲为什么需要某一个步骤或者某一个东西，以及它和其他步骤的联系是什么
2024-02-27 09:14:22
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原创 VIVADO中FFT核的使用(FPGA计算FFT和IFFT)
写这篇文章还是花了挺多的时间的，希望能对大家有所帮助，有什么问题欢迎一起讨论~奥利给。
2024-01-14 22:25:23
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原创 1bit数字信号互相关系数的计算
最近的一个项目里面需要对1bit的数字信号做相关，没有找到非常直接的解答，所以把互相关系数在数字信号的情况下做了一个推导，并用matlab验证了其正确性。
2023-09-06 17:23:30
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空空如也
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