【HDLBits刷题】Exams/ece241 2014 q1c

原创已于 2024-03-06 10:44:34 修改 · 441 阅读

0 ·

CC 4.0 BY-SA版权

文章标签：

#fpga开发

于 2024-03-04 18:07:57 首次发布

数字IC学习笔记专栏收录该内容

8 篇文章

订阅专栏

本文详细描述了一个使用Verilog编写的模块，实现8位有符号数据的二进制补码加法，并通过检测符号位变化来判断是否发生溢出。当输入a和b相加结果超过范围时，尽管overflow标志显示为低，但实际已发生溢出，因为符号位不一致。

问题如下：
在这里插入图片描述
其标准输出解的测试如下所示：

根据数据范围，8位有符号数据表示范围为[-128,127]。在70+90=160时，显然数据已经超过了表达范围，overflow仍然为低，表示没有数据溢出。这里对数据溢出的定义就是符号位发生了改变，即 a,b,s三者的符号位不一致。
答案如下：

module top_module (
    input [7:0] a,
    input [7:0] b,
    output [7:0] s,
    output overflow
); 

    // 8位二进制补码加法
    assign s = a + b;

    // 检测有符号溢出
    assign overflow = ((a[7] & b[7] & ~s[7]) | (~a[7] & ~b[7] & s[7]));

endmodule