【HDLBits刷题】Fsm1s

三环西北角

已于 2024-03-06 10:45:11 修改

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分类专栏：数字IC学习笔记文章标签：笔记 fpga开发

于 2024-03-05 10:03:52 首次发布

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错误的答案

module top_module(clk, reset, in, out);
    input clk;
    input reset;    // Synchronous reset to state B
    input in;
    output out;//  
    reg out;

    // Fill in state name declarations
	//状态A为0，B为1
    reg present_state, next_state;
    initial
    begin
    present_state <= 0;
    next_state <= 0;
    end

    always @(posedge clk) begin
        if (reset) begin  
            present_state <= 1;