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参考文献格式修改[3-5]形式（连续多项引用）_插入文献3-5-优快云博客
2025-03-27 20:35:44
172
原创 论文格式.
毕业论文（word）生成指定格式目录方法 - 知乎Word 中从指定页开始设置页码（如从正文开始），保姆级教程！毕业生看过来！ - 知乎
2025-03-26 17:33:50
69
原创 笔记20250225
上拉电阻：在上拉电阻所连接的导线上，如果外部组件未启用，上拉电阻则“微弱地”将输入电压信号“拉高”。当外部组件未连接时，对输入端来说，外部“看上去”就是高阻抗的，通过上拉电阻可以将输入端口处的电压拉高到高电平。通过这样上拉电阻可以使引脚即使在未连接外部组件的时候也能保持确定的逻辑电平。它可以使逻辑信号保持在接近0伏特的状态，即使没有活动的设备连接在其所在的引脚上。上拉电阻就是提高输出管脚的负载能力，否则有可能引脚输出高电平极不稳定或因为负载关系无法输出高电平，下拉电阻就是达到分流作用。
2025-02-25 19:25:27
318
原创 实习心得—20240725
问题的提示是debug_时钟不匹配的问题，网上说可能是因为hub‘时钟与jtag时钟速率不匹配的问题，hub的时钟频率高于jtag仿真器时钟频率，但是经过我查看综合后的原理图，打开层层封装后发现clk与125mhz时钟相连，jtag仿真器的频率为300mhz，在经过重新设计jtag仿真器，将时钟频率改变为100mhz后，还是无法出现波形图。要实现一个个功能，需要经过设计，仿真，验证，调试的过程，而在每一个流程下面，又会产生很多杂碎的问题。
2024-07-25 17:21:09
397
原创 学习pcie—20240724
4. 然后，内核用m_axis_rx_tlast断言m_axis_rx_tvalid，并在s_axis_tx_tdata上显示最后一个QWORD[63:0]，在m_axis_rx_tkeep上显示值0xFF，或者在s_axis_tx_tdata上显示最后一个DWORD[31:0]，在m_axis_rx_tkeep上显示值0x0F。当用户应用程序断言s_axis_tx_tlast时，它还在s_axis_tx_tkeep上放置一个0xFF值，通知内核s_axis_tx_tdata[63:0]包含有效数据。
2024-07-24 16:21:32
1324
原创 记录vivado自带IP iBert眼图近端回环
采用custom1模式（这是什么模式我也不知道），然后选择10.3125的线速率，对应的就是156.25mhz，第一次就是因为参考时钟没有选对，所以一直显示的就是no link，经过查阅文章才了解到参考时钟的选择是十分重要的，如果时钟不匹配的话，链路也是不会连接的。由于条件的限制，并没有使用光纤和电缆进行连接进行外部回环，仅使用内部回环做测试，对IP核的使用进行初步的了解。在选择正确的时钟后选择所要测试的quad，因为我的参考时钟连在bank 118，所以选择118进行测试。
2024-07-18 16:28:37
856
原创 学习XDMA—20240709
所有写入通道的描述符都会被处理，除非在通道缓冲区已满时写入新的描述符//（大概的意思就是bypass是接收描述符的通路，当启用的bypass，描述符就从bypass上传输）？C2H通道在启用时接受数据，并具有有效的描述符。对于C2H AXI4-Stream接口上的有效数据周期，与给定数据包关联的所有数据必须是连续的（就是说 接收数据填充描述符，描述符就像计数器一样，当描述符满了的时候，stream会向主机回写一个信息。对于主机到卡的传输，从源地址处的主机读取数据，但描述符中的目标地址是未使用的。
2024-07-09 15:25:58
1151
原创 学习pcie—20240708
阅读开发板PCB原理图(schematic) ，自己编写 .xdc 进行引脚分配。以米联客7k325t为例。对于以上 .xdc 约束文件，则 FPGA 工程的顶层 Verilog 文件的模块定义应该如下。这个元件（也就是PCIe金手指，用来插到计算机主板的PCIe插槽里）。找到fpga的引脚 原理图中没有连线，但是已经有约束文件。找到四对差分信号线，红色部分所示。所以只能反着找了，正着推不出来。学习pcie引脚分配及约束。找到参考时钟，黄色部分所示。找到复位信号，绿色部分所示。
2024-07-08 16:56:07
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原创 学习aurora64/66b.20240703
The AMD LogiCORE™IP Aurora 64B/66B core是一种可扩展的轻量级高数据速率链路层协议，用于高速串行通信。该协议是开放的，可以使用AMD设备技术实现。Aurora 64B/66B是一种轻量级的串行通信协议，适用于多千兆位链路 (如下图所示)。它用于使用一个或多个GTX、GTH或GTY收发器在设备之间传输数据。连接可以是全双工 (两个方向的数据) 或单工 (任一方向的数据)。Aurora 64B/66B信道概览。
2024-07-03 11:36:26
1396
原创 认识DDR3
设计fpga的时候，需要用到一个MIG IP核，MIG 与外部DDR可以自动连接读取数据，所以在设计的时候，只要设计用户端与MIG之间的时序逻辑，值得注意的是，用户频率和DDR3的芯片工作频率一般为1：4/1：2，当DDR3的时钟频率为800M的时候，用户clk的时钟频率为200M。MIG有两个时钟，分别为系统时钟和参考时钟，系统时钟通过倍频输送到DDR端，同时通过PLL倍频，输送到用户端当作用户时钟。通过DDR的命名方式，可以得到端口位宽，最大时钟频率，传输数据带宽，
2024-03-19 10:52:00
631
原创 vivado ram IP核的使用
ram IP核有单端口，双端口之分，单端口是只能读或者写，双端口又可以分为伪双单口和真双端口的分别，伪双端口是有两个端口，但是一个端口只能读，一个端口只能写，真双单口是两个端口都可以进行读和写，为了避免冲突，大部分设计采用的是伪双端口ram，伪双端口的A端只能写不能读，B端只能读不能写。欲实现一个读模块，写模块，写模块按地址递增依次在ram中写入递增数，读模块在写数据写道一般的时候开启读，这样可以避免读写冲突。为了避免读写冲突，这次实验在写到一半的时候进行读操作，这样可以把读写地址错开，避免读写冲突。
2024-03-15 11:42:17
1059
原创 vivado FIFO IP核的使用
FIFO是先进先出的数据缓存器。起到跨时钟域的数据缓冲作用，一般在实际应用过程当中采用异步读写的方式，使用了FIFO IP核，了解了FIFO各个引脚的含义，对IP核的设置有了一个基础的认知。
2024-03-13 17:17:17
1643
原创 vivado clock ip核的使用
经过一个简单的IP核的使用和例化，首先了解 了ip核的设置，接着经过层层打包封装，把IP核设置出了输入输出接口，熟悉了打包的流程，最后进行模块的仿真，veo文件中是例化模板，也就是例化的头文件，可以直接编写仿真文件的时候使用复制粘贴使用。clock 偶数倍分频就是进行计数器计数，奇数倍分频如果不要求占空比的话也是进行计数，如果要求0.5的占空比的话，则需要进行两个计数器，：5分频等占空比，可以通过待分频时钟下降沿和上升沿触发0~4计数，将这两个占空比非50%的N分频时钟。这种方法可以实现任意的奇数分频。
2024-03-12 15:02:48
529
原创 一些实习心得
之前的项目的成品需要进行板子之间的调试联通，对于一个新手来说，将对应的管脚进行连接，然后观察led灯的亮灭是否联通，在主任和同事的指导下，发现了一些小错误，比如连接器焊反了，或者电路之间的短接问题而导致板子之间不能联通，自己进行锡焊，锻炼了动手的能力，自己解决不了的问题把它交给专业的人来解决，锻炼了自己沟通交流的能力，也锻炼了自己说话的能力，要把一个问题说到点子上。同时积累了经验，以后遇到相似的问题可以首先观察焊接的问题，或者短接连线的问题。
2024-03-11 11:14:57
445
原创 器件选型心得
在器件上首先是要知道不同器件的差异，再考虑项目的背景，加以考虑器件的易用度，成熟度，稳定性，基于项目的可靠性和全国产化的要求，所以大部分器件都是之前已经应用于之前的成品上的，少部分主板芯片采用了性能更强的新型芯片。民用芯片的温度范围是0°C~70°C，工业级的是-20°C~85°C，扩展工业级的是-40°C~85°C，军用的则是-55°C~150°C，汽车级的是-40°C~125°C（这里的汽车级是指ECU，而不是指车载导航仪/车载音响）。民用，即消费级，对成本要求高，功能勉强能满足，性能要求不高。
2024-03-11 10:49:47
531
原创 Docker
Docker是一种容器化平台，它通过使用操作系统级虚拟化技术，将应用程序及其依赖项打包成可移植的容器，从而提供了更加轻量级、灵活和可靠的应用程序部署解决方案。1. 环境一致性：开发、测试和生产环境中的应用程序可以使用相同的镜像，在各个环境中具有一致的行为，减少了部署过程中的问题。2. 可移植性：Docker容器可以在任何支持Docker的环境中运行，无需担心依赖项和配置的问题，提供了高度可移植性。1. 轻量级和高效：相比于传统的虚拟化技术，Docker容器更加轻量级，占用更少的资源，并且启动速度更快。
2024-03-07 09:39:46
630
1
原创 NLP技术
4. 问答系统：NLP技术可以构建智能问答系统，根据用户提供的问题，系统可以理解问题的意思，并给出相应的答案。例如，通过分析社交媒体上用户的评论和推文，可以判断用户对某个产品或事件的情感态度是正面的、负面的还是中性的。例如，谷歌翻译就是应用了NLP技术，它可以将英语的文本翻译成其他语言，如法语、西班牙语等。例如，垃圾邮件过滤器可以通过NLP技术将收到的邮件自动分类为垃圾邮件和非垃圾邮件。这些例子只是NLP技术应用的一小部分，NLP在实际应用中有着广泛的应用，帮助人们更高效地处理和理解大量的自然语言数据。
2024-03-07 09:38:49
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原创 认识AXI—基础版
也重新想起了如何判断信号在哪个地方有问题的方法（通过观察仿真波形），最后找到了错误的地方，发现还有很多需要学习的地方（generate语句等，存储器的代码等），虽然最后没有完全地仿真出来，但也收获许多，继续努力吧。AXI总线是数据传输的一种标准，通过跟随视频手写axi主机的代码，更加了解了axi的通信机制，主要的通信方式就是主机上电通过状态机的跳转完成写地址，写数据，写结束，读地址，读数据的状态跳转。然后进行IP核的封装，再把官方IP核重新打包，最后将我的IP核与官方IP核相连，进行通信测试功能。
2024-03-06 17:57:43
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原创 GIT使用和简介
5. 远程仓库（Remote Repository）：远程仓库是存储在网络上的仓库，可以与本地仓库同步。3. 分支（Branch）：分支是在一个仓库中创建的一个独立的开发路径。7. 拉取和推送：使用 `git pull` 命令从远程仓库拉取最新更改，使用 `git push` 命令将本地更改推送到远程仓库。8. 合并分支：使用 `git merge` 命令将一个分支的更改合并到另一个分支。8. 推送（Push）：推送是将本地仓库的提交推送到远程仓库的操作。1. 创建一个仓库：在本地或远程创建一个空的仓库。
2024-02-21 17:29:56
666
原创 初识aurora
系统复位和gt_rest都是高复位，gt_rest是整个IP核复位，系统复位是部分IP核复位，gt_rest至少在init_clk下保持10个周期，gt_rest就是让user_clk不稳定一段时间才稳定。init_clk和drp_clk可以由外部晶振或者内部PLL得到，频率不固定。实际项目可以先进行gt_rest,等user_clk稳定后再进行系统复位。高速接口的IP核 ，起到串并转换等作用 ，一般高速接口就调用IP核。SFP VPX FMC等。传输速率达到Gbit/s。对于时钟只需要会配置。
2024-02-20 14:59:52
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原创 SDRAM小项目——命令解析模块
在FPGA中实现命令解析模块，命令解析模块的用来把pc端传入FPGA中的数据分解为所需要的数据和触发命令，虽然代码不多，但是却十分重要。SDRAM的整体结构如下，可以看出，命令解析模块cmd_decode负责解析uart_rx中的信息。
2024-01-16 17:51:54
763
1
原创 SDRAM小项目——读模块
到此，简易的SDRAM控制器已经完成了，通过SDRAM控制器的学习，大致了解了如何阅读文档信息；根据文档信息设计时序逻辑；学会了一些脚本语言的使用。后续还需要优化SDRAM控制器的设计。根据文档信息，读模块和写模块过程相似，所以直接在写模块上修改信号名称。与写模块不同的是，读模块的数据输出在读命令发出后几个周期才开始输出。测试代码中添加读触发信号，并进行初始化。
2024-01-15 17:36:21
459
原创 SDRAM小项目——刷新模块
记录了SDRAM控制器进行初始化配置后的刷新模块。SDRAM要进行不停地刷新保证数据的存在，因为SDRAM类似于电容，每次放电结束后数据都会丢失，所以要进行不断地刷新，刷新间隔为15us。控制器状态从开始的idle状态到仲裁状态，在仲裁状态下进行刷新，读，写状态的跳转。在仲裁状态下接收到刷新请求，发送刷新使能，状态转到刷新状态，当刷新结束后发送刷新结束标志，状态跳转到仲裁状态。
2024-01-08 17:56:56
550
原创 SDRAM小项目——uart发送模块
数据的输入是uart接收模块的输出：串—并—串（接收到的外部的串行数据进入内部寄存器转化为并行数据，再由内部寄存器读出，输出表现为串行数据），接收到的输入信号为tx_flag（po_trig）和tx_data[7:0]。baud_cnt:波特计数器，发送一个波特所需要的时钟周期，当计数器记满之后采样，拉高bit_flag电平，输出一个数据。bit_cnt：记满8比特后拉低tx_flag；tx_flag：当开始发送数据的时候为高，停止发送数据时候为低。rs_tx：当bit_flag拉高的时候发送一个数据。
2023-12-28 16:39:53
392
原创 高速串行总线—Rapid IO
Rapid IO 是一种高性能、 低引脚数、 基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连，支持芯片到芯片、板到板间的通讯，可作为嵌入式设备的背板（Backplane）连接”。
2023-11-06 16:25:00
904
原创 高速串行协议——Aurora
Aurora 协议是一个用于在点对点串行链路间移动数据的轻量级链路层协议，并为物理层提供透明接口，让专有协议或业界标准协议上层能方便地使用高速收发器。
2023-11-06 14:54:42
1679
原创 高速串行总线——SATA
SATA的全称是Serial Advanced Technology Attachment(串行高级技术附件，一种基于行业标准的串行硬件驱动器接口)，它是一种电脑总线，主要功能是用作主板和大量存储设备（如硬盘及光盘驱动器）之间的数据传输SATA支持速率SATA1.0 可以达到150MBps的速度，即1.5Gbps；SATA2.0 可以达到300MBps的速度，即3Gbps；SATA3.0 可以达到600MBps的速度，即6Gbps；（有两位做数据校验位）
2023-11-06 13:32:08
1856
原创 高速串行总线—PCIE简介
PCI-Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准。属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽。PCIe有两种存在形式M.2接口通道形式和PCIe标准插槽。
2023-11-06 10:39:45
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原创 以太网基础知识笔记
以太网是一门局域网络技术，是主要集中在物理层和数据链路层的协议技术栈。“以太--传输介质” 网关：路由器也叫作网关设备，用来连接两个不同的局域网，当信息经过不同的网络就需要用网关设备惊醒数据的转发。 网卡： 交换机：在一个局域网内部进行数据的存储转发 数据在以太网上传输的过程： 数据通过MAC地址在数据链路层进行传输，PHY层接收到来自上一层的消息，进行数据的编解码，将模拟信号转化为数字信号进行传输，将信息通过电压转换器和RJ45接头发送到链路中去，进行数据的传输。 如何实现数据帧的封装： 软
2023-10-14 14:10:28
208
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