verilog中的generate代码循环例化应用

例化100个4bit加法器
在Verilog中，genvar 是一个特殊的数据类型，用于在 generate 块中迭代生成代码。它可以用于循环结构（例如 for 循环）中，用于生成多个实例或生成其他形式的重复结构。

module top_module(
    input [399:0] a, b,
    input cin,
    output cout,
    output [399:0] sum
);

wire