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RSS订阅原创 axis 实战 ：Corundum axis_mux模块
心得：verilog的设计还是太考验逻辑了，要把每一个信号拆开，单独看一小点的逻辑是什么去设计才不容易出错啊。整体去看还是太复杂了。阅读代码后发现，最后一部分从int 到 temp 到 reg 这段的赋值逻辑简直是天才设计。
2025-11-26 22:32:55
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原创 AXIS 总线 Verilog 设计实战 / Corundum 项目 AXIS_FIFO 模块详解
AXIS_FIFO 的应用十分广泛，利用 AXIS 协议来完成对数据的读写缓存。本问以 Corundum 开源项目内的 axis_fifo 模块为例，从头分析如何手搓一个 axis_fifo，可以加深对 axis 总线的认识，同时也能学习Corundum这个项目。最近也一直在学习 Corundum这个网卡项目，后续有时间逐步发布 Corundum 内的各个模块的分析（个人见解，我是小白菜狗，有错误轻点喷）。
2025-11-24 13:57:20
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原创 FPGA设计中的隐式依赖：组合逻辑与时序逻辑互相赋值的竞争与冒险
在开发中，代码存在组合逻辑与时序逻辑，并且在这两种逻辑中，存在变量的相互赋值。并且在仿真过程中，发现了变量赋值的竞争关系。通过简化逻辑，抽象出了一个简单的案例并进行分析。
2025-01-31 16:20:59
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空空如也
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