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RSS订阅原创 Xilinx RAM资源详解：从LUTRAM到URAM
本文介绍Vivado中RAM资源类型及读写特性，包括LUTRAM、BRAM、URAM和寄存器四种类型，及其对应属性设置。重点说明异步读（LUTRAM）与同步读写（BRAM/URAM）的差异，端口类型限制（单口、双口、真双口），同地址读写行为（READ_FIRST/WRITE_FIRST/NO_CHANGE），以及多地址同时读取的实现策略，如复制存储体或利用LUTRAM多端口配置，强调避免冲突并合理选择资源以提升性能与可靠性。
2026-09-19 18:03:31
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原创 GNN当中，矩阵计算的四种方法
内积：站在一个储物箱前，去全屋到处找相关的物品塞进来（找东西太累外积：拿起一样物品，满屋子跑到各个储物箱里分发（放东西太累行向积：试图折中，站在一个储物箱前，按清单去找需要的几样东西（放东西轻松了，但找东西依然有点麻烦因为大图的随机性，这三个方法在传统硬件上都会撞墙。所以这篇论文提出了BingoGCN 的 CMQ，直接在芯片内部建一个“物品存放点（密码本）”，让行向积去寻找东西（读取 $X$ 行）时，不需要去外面跑，直接在片上拿，从而终结了这个死胡同。
2026-05-25 15:38:53
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原创 智能网卡（SmartNICs）综述
接着，多级移位选择器将原始数据在物理上整体向后错开精准的 400 个比特位，与新生成的外层报头进行物理连线拼装，并在流动行进过程中由片上固化的硬核网络校验和电路在线边流边算（On-the-fly），整个改包延迟被死死压制在单位数纳秒级。明文数据包跨越 PCIe 总线流经网卡芯片的瞬间，以 322MHz 的时钟步调无阻碍通过该排物理闸门，在流出芯片的纳秒间全自动坍缩为密文帧并发射，彻底消灭了 CPU 因死跑加密循环引发的指令流水线排空（Pipeline Flush）。实现网卡与主机的实质解耦。
2026-05-19 14:57:55
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原创 axis 实战 ：Corundum axis_mux模块
心得：verilog的设计还是太考验逻辑了，要把每一个信号拆开，单独看一小点的逻辑是什么去设计才不容易出错啊。整体去看还是太复杂了。阅读代码后发现，最后一部分从int 到 temp 到 reg 这段的赋值逻辑简直是天才设计。
2025-11-26 22:32:55
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原创 AXIS 总线 Verilog 设计实战 / Corundum 项目 AXIS_FIFO 模块详解
AXIS_FIFO 的应用十分广泛，利用 AXIS 协议来完成对数据的读写缓存。本问以 Corundum 开源项目内的 axis_fifo 模块为例，从头分析如何手搓一个 axis_fifo，可以加深对 axis 总线的认识，同时也能学习Corundum这个项目。最近也一直在学习 Corundum这个网卡项目，后续有时间逐步发布 Corundum 内的各个模块的分析（个人见解，我是小白菜狗，有错误轻点喷）。
2025-11-24 13:57:20
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原创 FPGA设计中的隐式依赖：组合逻辑与时序逻辑互相赋值的竞争与冒险
在开发中，代码存在组合逻辑与时序逻辑，并且在这两种逻辑中，存在变量的相互赋值。并且在仿真过程中，发现了变量赋值的竞争关系。通过简化逻辑，抽象出了一个简单的案例并进行分析。
2025-01-31 16:20:59
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空空如也
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