门控时钟方法学

原创 已于 2025-03-29 19:04:23 修改 · 4.6k 阅读 · 75 ·
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#数字IC #IC验证 #fpga开发 #嵌入式硬件

于 2022-04-29 19:52:32 首次发布

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时钟的不断翻转会产生很大的翻转功耗，因此在某个模块不工作时及时地停下时钟常见的一种低功耗手段。

顾名思义就是为时钟输入增加一个使能en，详情如下

芯片设计进阶之路——门控时钟
6.4 Verilog RTL 级低功耗设计（下）
FPGA设计之门控时钟
门控时钟设计001：什么是门控时钟？如何产生门控时钟？
门控时钟设计002—门控时钟模块使用
门控时钟设计003：门控时钟降低了什么功耗

1. 结构

首先是门控时钟的电路实现

1.1. 与门门控

最简单的就是操作数隔离的方法，将时钟与en信号相与，通过控制en实现时钟门控

如下图

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芯片功耗组成中，有高达40%甚至更多是由时钟树消耗掉的。这个结果的原因也很直观，因为这些时钟树在系统中具有最高的切换频率，而且有很多时钟buffer，而且为了最小化时钟延时，它们通常具有很高的驱动强度。此外，即使输入和输出保持不变，接收时钟的触发器也会消耗一定的功耗。而且这些功耗主要是动态功耗。那么减少时钟网络的功耗消耗，最直接的办法就是如果不需要时钟的时候，就把时钟关掉。这种方法就是大家熟悉的门控时钟：clock gating。(电路图中看到的CG cell就是门控时钟了)。
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本文系统探讨了数字设计中的时钟系统架构与应用实践。首先分析了时钟信号的基础特性及其在FPGA设计中的核心地位，详细阐述了全局时钟网络的架构优势与设计方法。其次深入讨论了门控时钟的能效优势与潜在风险，以及衍生时钟的灵活性及其时序挑战。文章提供了多种可靠的设计策略和优化技术，包括时钟约束方法、时序验证策略和低功耗设计技巧。最后展望了自适应时钟、光时钟分布等前沿技术发展趋势，强调了对时钟基础原理的理解与系统化设计方法的重要性，为数字设计中的时钟系统优化提供了全面指导。
18.门控时钟
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引用b站大佬rong晔手册 1.使用门控时钟的原因：减少时钟网络的功耗消耗，最直接的办法就是如果不需要时钟的时候，就把时钟关掉。 2.门控时钟的结构： 1）与门门控 这种直接将控制 EN 信号和时钟 CLK 进行与操作完成门控的方式，可以完成 EN 为 0 时，时钟被关掉。 产生问题：毛刺 产生原因：如上图所示， EN 是不受控制的，随时可能跳变，这样纯组合输出 GCLK 就完全可能会有毛产生。时钟信号上产生毛刺是很危险的。实际中，这种直接与门的方式基本不会被采样。所
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功耗是芯片设计中非常重要的一个指标，研究表明，在芯片功耗的组成中，有高达40%甚至更多是由时钟树消耗掉的。这个结果的原因也很直观，因为这些时钟树在系统中具有最高的切换频率，而且有很多时钟buffer，而且为了最小化时钟延时，它们通常具有很高的驱动强度。此外，即使输入和输出保持不变，接收时钟的触发器也会消耗一定的功耗。而且这些功耗主要是动态功耗。减少时钟网络的功耗消耗，最直接的办法就是在不需要时钟的时候，把时钟关掉。这种方法就是所谓的。
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某些模块不需要工作的时候，为了降低功耗需要关闭该模块的时钟，节省触发器的翻转功耗。采用门控时钟电路来控制时钟的关断。
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这篇文章学习所谓的门控时钟。
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dlz0836的博客
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定义：时钟门控技术（Clock Gating）是指在数字电路中，通过在时钟信号路径上加入门控逻辑（通常是与门或选择器），根据某个控制信号的状态决定是否将时钟信号传递给下一级电路模块。当电路模块处于空闲状态时，可以关闭其时钟信号，使该模块内部的寄存器和逻辑单元停止切换，从而降低动态功耗。时钟门控技术通过智能控制时钟信号的传递，实现了对电路中不活动部分的功耗抑制，是现代低功耗设计的重要手段。其成功实现依赖于硬件门控逻辑和软件的有效协同工作，同时需要在时序和稳定性设计上克服一定的技术挑战。
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