【lattice】分配时钟管脚后直接报错

最新推荐文章于 2024-11-08 17:38:40 发布
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分类专栏： FPGA经验、总结以及debug记录 文章标签： fpga开发 单片机 stm32
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本文链接：https://blog.youkuaiyun.com/qq_41186941/article/details/123062766
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在基于latticeecp5xxxxx平台的Video_Switch_xxxx项目中遇到一个问题，分配时钟管脚后报错。尽管该管脚在相同类型的其他板子上已成功使用。解决方案是通过PLLREFCS将时钟输入到PLL，不再出现错误。代码显示sys_clk通过PLLREFCS进入PLL，并且当需要级联两个PLL时，可以设置bypass并使用sys_clk的值。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

(2019-03-08)
<涉及项目:Video_Switch_xxxx>
平台: lattice ecp5 xxxxx
问题：分配时钟管脚后，报错。但该管脚在别的相同类型芯片的板子上已经成功出货。
代码里用到sys_clk的只有两个pll。

在这里插入图片描述
解决：时钟经过PLLREFCS再进入PLL，就不报错了。

PLLREFCS		PLLREFCS_inst
	(
	 	.CLK0			(sys_clk			),
	 	.CLK1			(1'b0			),
	 	.SEL				(1'b0			),
	 	.PLLCSOUT		(sys_clk_o		)
	);

如果两个pll需要级联,则
在这里插入图片描述
数值填sys_clk的数值，勾上bypass,即时钟从这边出去，进第二个pll。
在这里插入图片描述

-----》》》搞定！

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