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原创 FPGA DNA 唯一芯片识别码获取方式

通过获取芯片唯一识别码DNA可以针对性加密，实现位流和芯片唯一绑定，从而保护知识产权。这里列举了不同平台产品的DNA获取方式。

2025-11-13 13:44:40 501

原创 XY2-100驱动，振镜控制Verilog代码

频率2MHz下每次传输时间为(19+1)*50=10us,因此数据写入的平均间隔应不小于10us，否则可能导致数据丢失。引脚差分输出，一般外部硬件实现，也可fpga直接差分，这里先当作单端信号处理。使用到的引脚有时钟、同步、XYZ轴数据。这里暂时不对报警信号处理。关于协议部分可以在网上找到，这里参考博主李逍遥lzx。

2025-10-22 10:14:06 290

原创 FPGA仿真和杂七杂八笔记

个人学习笔记记录。随缘更新，看到啥就写啥

2025-10-14 11:19:16 238

原创 FPGA开发过程中的约束整理和记录

个人学习笔记记录。随缘更新，看到啥就写啥。

2025-10-14 10:48:16 154

原创 VIVADO在烧录时出现[Labtools 27-3413] Dropping logic core with cellname:‘u_ila_0‘ at location ‘uuid...警告

在使用vivado向FPGA的flash烧写.mcs文件时出现警告 [Labtools 27-3413] Dropping logic core with cellname:'u_ila_0' at location 'uuid...解决方法也很简单，我们先在program窗口下去掉ila直接下载.bit文件，然后再去configuration窗口下去烧录flash即可。此时的.mcs文件是不包含ila的，但是是因为我们之前在这个vivado工程使用过ila，所以被认为ila缺失。

2025-10-11 14:36:58 445

原创 128*64OLED驱动SSD1306数据手册学习

最近想驱动一下0.96寸oled小屏幕试试，发现网上的例程都是基于c语言写的，很少有使用FPGA驱动oled小屏幕的，找到了几个关于屏幕控制的FPGA代码又对其中细节不太理解，在这里记录一下自己阅读SSD1306后的理解。

2025-09-13 15:57:46 1091

原创关于FPGA多驱警告的原因和解决方法

少数情况（这里以本人为例），在对wire型数据进行操作时也被告知多驱，并且删除了我写的一些逻辑（被编译器认为是未使用的），警告源是一个三态数据总线，在对wire三态数据进行赋值时是允许多驱的，改了很多遍，发现是由于将三态信号获取到本地时（就是读取三态信号时）使用的是asssign，由于assign并不会将数据寄存，导致编译器告警，所有有读取到三态总线信号的地方都改成always寄存后，警告消除，问题解决。使用平台：xilinx vivado2019.2。

2024-08-14 14:57:30 1367

原创 FPGA一些常会用到的开源IP核

fpga常用开源IP

2023-12-09 11:09:01 804

原创关于开发Spartan-7 xc7s6 FPGA综合编译时遇到的问题记录

[Constraints 18-5210] No constraints selected for write.[DRC CFGBVS-1] Missing CFGBVS and CONFIG_VOLTAGE Design Properties: Neither the CFGBVS nor CONFIG_VOLTAGE voltage property is set in the current_design. Configuration bank voltage select (CFGBVS)

2022-11-04 15:13:27 8176

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