mmmmmlovely-优快云博客

原创 verilog零碎学习

一、上拉电阻：pullup PUP(i2c_sdat);

2025-03-03 10:52:09 110

发现写数据到ram中，有两个信息跨时钟且都是写信号，会出现类似“竞争与冒险”的错误，因为有个是先写另外一个是后写，但是这两个信号同时置为“1”，且跨时钟域，又时写信号，所以它们走的内部路线可能是不一致的，有时候按照代码的意思走，所以不出现错误，但是有时候走的路线不一致从而导致发送逻辑的错误，因此修改代码，不让这个信号同时置为“1”，先让第一个置“1”后再让另一个置为“1”。根据这个现象应该是时序引起的，需要做实验定位问题是写数据有误还是读数据有误，最后通过实验分析是写数据有误。

2025-02-19 16:14:36 297

原创 keil 使用内部逻辑分析仪观察期波形

KEIL

2025-02-13 17:55:01 104

原创 quartus 的简单ip核

看到一个quartus 的简单ip核的介绍，可供参考，PLL RAM FIFO。

2024-12-26 11:49:01 104

原创 word如何删除空白页

word如何删除空白页

2024-12-09 16:28:00 121

原创 altera FPGA下载失败

altera下载失败

2024-09-24 09:58:13 675

原创 Pycharm打印区打印数据不全问题

python

2024-09-14 18:05:23 782

原创查看Quartus的FIFO IP核溢出保护机制

FIFO IP 核的溢出保护机制

2024-09-05 17:55:56 344

原创 VHDL内部在线逻辑分析信号不被优化

vhdl 内部信号在线逻辑分析仪信号不被优化

2024-08-30 16:11:28 334

原创 verilog 数学运算技巧总结（不断更新）

Verilog 数学运算技巧总结

2024-08-26 17:53:18 169

原创关于Verilog 的“#”能够被综合的情况

verilog 的#能够被综合的情况

2024-07-31 18:00:02 591

原创 VHDL 的testbech 用warit for 需要停止循环的话得加wait

VHDL 的wait for 语句注意事项

2024-07-16 10:14:35 130

原创 fpga 初始化数值

然而，在FPGA硬件上电或复位时，没有复位逻辑的情况下，state 寄存器的初始值是不确定的（即它可以是任何值，取决于上电时寄存器的物理状态）。内部复位逻辑：在你的FPGA设计中，你可以实现一个内部复位逻辑，比如使用一个简单的计数器或状态机来检测FPGA是否已经从复位状态（通常是上电后的一个低电平脉冲）中恢复，并据此来设置state的初始值。使用外部复位信号：你可以从FPGA的外部引入一个复位信号（如按钮、上电复位电路或外部复位引脚），并在你的设计中使用这个信号来重置state。

2024-07-15 16:39:18 402

原创 testbech 中加载memory

testbech 加载memory

2024-05-24 09:15:42 231

原创 altera_reserved_tck、altera_reserved_tdi、altera_reserved_tdo、altera_reserved_tms 引脚配置注意事项

altera 引脚

2024-05-09 15:47:08 1074

原创 EXCEL表格正确把16进制转为10进制

其中，RIGHT(A3,LEN(A3)-2)用于去掉前两个字节，A3代表十六进制数所在的单元格。

2024-04-10 12:00:07 1682

原创 STM32F103XXX的PB3、PB4、PA13、PA14、PA15用作普通IO口的配置

STM32f103下载爆错

2024-04-07 16:08:54 894

原创 STM32 加密保护程序总结

STM32 程序加密

2024-03-25 11:07:52 418

原创 AES加密

通过扩展密钥操作，算法可以确保每个明文块都与一个独特的轮密钥进行加密，这有助于防止重复密钥的使用，从而提高加密的效率和安全性。最后，执行扩展密钥操作也是AES算法设计的一部分，它有助于实现算法的整体目标，即提供高效、安全的加密服务。其次，IV的主要作用是，在特定时刻，根据用于初始化加密轮的IV值确定每一轮加密的起始位置，从而阻止恢复秘密。首先，IV是一个有序的、可复制的、用于加密数据的“许可”。综上所述，AES应用执行扩展密钥操作是为了确保密钥的安全性、提高加密过程的效率和可靠性，以及实现算法的整体目标。

2024-03-21 16:17:57 631

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原创 Verilog task任务使用注意点

原创 Verilog 状态寄存器格雷码

原创 Xilinx Chipscope 生成icon报错

原创 Lattice Diamond 学习总结---“疑难杂症”杂篇

空空如也

关于fpga i2c 从机遇到的问题！(关键词-系统时钟)

ISE14.用pll产生的时钟，经过内部模块后，最后通过OBUFDS差分输出，一直报这个错误，不知道啥情况

spartan6调用SelectIO ip核的时候出现BUFPLL Attribute问题

VERILOG 设计中有没有遇到擦除不成功的的

flash W25Q64BV_spi 问题

I2c通信协议疑问？？？？？

检测一个16bit的二进制序列是否是5的倍数的核心思想