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RSS订阅原创 Xilinx修改IP源代码的方法
2、首先获取你要修改的 ip 的 run 名字，copy 一下；4、然后 tcl 窗口中输入 launch_runs。新运行了，这时生成的 dcp 就是源码修改后的状态了；3、然后 tcl 窗口中输入：reset_run。，可以回到 runs 窗口确保绿。，可以看到该 ip 已经开始重。色勾勾已经变成了三角形；
2025-03-22 18:25:41
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原创 Verdi的环境搭建(配合VCS)
修改为：verdi -sverilog -v2k -sv -f filelist.f -ssf *.fsdb -nologo &原因：logic是Systemverilog在后续的版本中添加。
2024-03-14 08:59:35
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转载 Xilinx的高质量时钟输出ODDR原语【随路时钟】【全局时钟网络】【ZC706输出时钟】【ZYNQ】
在SDR接口中，ODDR转发时钟（仍在时钟树内），输出端要直连到输出port，不可加逻辑，连接方式：输出时钟连接ODDR的C引脚，D1固定值1'b1, D2固定值1'b0，CE固定值1’b1，ODDR的输出Q连接到OBUF；输出DDR可以转发一个时钟副本到输出。布局布线的资源中，下图左侧显示没有加ODDR的，右侧是加入了ODDR，可见右侧输出时钟经BUFG后先到输出引脚附近的ODDR（蓝线和紫线交汇处），经ODDR转发后到PAD管脚输出。加入ODDR代码，D1接高电平，D2接低电平，C接时钟，Q输出。
2024-03-06 17:26:28
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原创 大端序、小端序和MSB、LSB
小端字节序(主机序)：把最低 字节 放在 低地址的存储方式；(网际传输数据的方式用大端序 ，更适合看，和写出来的一样)字节序就是一个多字节数据的低位置(一般是低8位)放置在存储单元的高有效位(高地址) 还是 低有效位(低地址) 的概念；讲的是 byte 层面上的整个数据，而不是 bit 层面， 一个字节有8位且从右到左等于低位到高位是规定好的，不用考虑。UART: 起始位(0) - 1- 0- 1- 0- 0- 0- 1- 1- 停止位(1)0xC5 二进制展开 ---- 1 1 0 0 0 1 0 1。
2024-03-05 21:00:33
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原创 CXL协议-第三章 CXL事务层
CXL.io为I/O设备提供了一个非一致的负载/存储接口。图3-1显示了Flex总线分层层次结构中的位置。事务类型、事务分组格式、基于信用的流量控制、虚拟通道管理和事务排序规则遵循PCIe*定义，详情请参考PCIe基础规范的“事务层规范”章节。本章重点介绍了用于CXL.io的著名的PCIe操作模式或特性。
2024-03-02 09:11:50
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原创 CXL协议-第二章
当类型2和类型3的设备内存暴露给主机时，它被称为主机托管的设备内存（HDM）。该内存的一致性管理有3个选项：仅主机相干（HDM-H）、设备相干（HDM-D）和使用反向失效Snoop（HDM-DB）。主机和设备必须共同了解每个地址区域的HDM类型。有关更多细节，请参见第3.3节。本章介绍了CXL的性能优势和主要特点。CXL是一种高性能的I/O总线架构，用于互连外围设备，这些外围设备可以是传统的非相干I/O设备、内存设备或具有附加功能的加速器。可以通过CXL连接的设备类型和整个系统架构如图2-1所示。
2024-02-24 14:58:29
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转载 Python中取整的几种方法小结
本文介绍了Python中取整的四种方法，分别为向下取整（math.floor()）、四舍五入取整（round()）、向上取整（math.ceil()）和截断取整（int()）。
2023-09-22 13:19:27
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原创 Linux的操作汇总
会将当前目录下及子目录中所有.v的文件及路径写到文件filelist.f中。工程中，编译文件时，经常采用filelist列出所有需要编译的文件及路径。会将dir中的所有.v的文件都写到filelist.f中。文件少的时候，可以直接手写/xx/xxx/a.c。list存放的位置和rtl不一致时，如何操作。但是文件多了，手写效率低，易错。其中，dir:文件夹名。
2023-09-19 16:50:13
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原创 【UG474】可配置逻辑块（configurable logic block，CLB）资源学习
具有Single-port 和dual-port 模式写操作需要一个时钟沿读操作是异步的（Q输出）数据输入具有 setup-to-clock 的时序规范一个移位操作需要一个时钟沿对LUT的Q输出的动态移位长度读操作是异步的对LUT的Q输出的静态移位长度读取操作是同步的数据输入具有 setup-to-clock的时序规范在可级联配置中，Q31输出总是包含最后一位值Q31输出在每次移位操作后同步变化。
2023-09-02 19:52:29
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原创 ultrascale multiboot
UltraScale体系结构支持SPI x1、x2和x4中的MultiBoot，这允许FPGA从连接的包含两个或更多bitstream的SPI flash设备加载bitstream。当计数达到0时会触发回退。如果此Image配置失败，将自动触发对存储在地址0处的Golden Image的回退。当在多引导配置过程中检测到错误时，FPGA可以触发回退功能，确保可以将已知良好的设计加载到设备中。当在多MultiBoot配置过程中检测到错误时，FPGA可以触发回退功能，确保可以将已知良好的设计加载到设备中。
2023-08-30 08:51:24
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原创 bitslip
在设计源代码中实例化ISERDES组件时，通过DATA_WIDTH属性设置捕获的位数。位在CLK时钟下在ISERDES中被捕获，而ISERDES的并行输出在通用互连中使用CLKDIV时钟可用。因此，CLKDIV是CLK的分频版本。当DATA_WIDTH设置为八且ISERDES在单数据速率（SDR）模式下使用时，CLKDIV是CLK除以八。当ISERDES在双数据速率（DDR）模式下使用时，CLKDIV是CLK除以四。位以CLK速率被捕获到ISERDES的串行->并行输入寄存器中。
2023-08-29 10:48:52
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原创 lattice DDR3中read_pulse_tap的使用
在不同硬件场景下（猜测不同的PCB场景导致DQS和DQ差异性，以及DQS的总长度）这个值都是不一样的；
2023-08-06 23:18:59
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空空如也
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