modelsim编译vivado仿真库报错解析

最新推荐文章于 2025-03-18 13:40:17 发布
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分类专栏： FPGA工具相关 文章标签： fpga
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本文记录了在使用Modelsim编译Vivado仿真库时遇到的问题及其解决方案。关键点包括：检查环境变量，避免特定变量导致的版本冲突；确保Modelsim和Vivado版本匹配，如vivado2018.2与modelsim10.7的兼容性；以及当出现加载dll错误时，注释modelsim.ini中的Veriuser=novas_fli.dll条目。通过这些步骤，可以成功解决编译和仿真中的错误。

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modelsim编译vivado仿真库报错解析

modelsim编译vivado一直报错，搞了两天，换了无数modelsim和vivado版本，血的教训，特此记录！

编译仿真库注意点：

  1. 检查环境变量,一定不要不要不要千万不要有 有以下变量,否则编译库时会忽略你选择编译的modelsim版本，默认选这里设置的版本去编译。实测不设置该环境变量可以正常仿真在这里插入图片描述

  2. Modelsim和vivado有版本匹配问题，版本不匹配就会编译失败。
    vivado2018.2与modelsim10.7匹配 ==> 我用的这个，测试OK
    vivado2017.4与modelsim10.6匹配，

  3. 编译0 error，仿真modelsim会报以下错误
    Loading D:/soft_inst/modelsim_se_64_10.7/win64/novas_fli.dllError: (vsim-3193) Load of “D:/soft_inst/modelsim_se_64_10.7/win64/novas_fli.dll” failed: Bad DLL format.Error:(suppressible):(vsim-PLI-3002)Failed to load PLI object file “D:/soft_inst/modelsim_se_64_10.7/win64/novas_fli.dll”. 在这里插入图片描述
    解决方案：找到编译库文件所在的文件夹中生成的modelsim.ini文件，需要将Veriuser = novas_fli.dll注释掉。(分号为注释符)
    在这里插入图片描述在这里插入图片描述
    以上。

从Vivado启动ModelSim时遇到的问题([USF-modelsim-8] Failed to find the pre-compiled simulation library!)
Blog Life
03-26 8940
从Vivado启动ModelSim时遇到的问题1. 严重警告2. 原因3. 处理方法4. 仿真实例 1. 严重警告 警告：无法找到预编译仿真库 2. 原因 打开报错的地方 根据警告提示打开文件后，文件是空的，明显没有预编译仿真库。那就只有重新编译了 3. 处理方法 在modelsim安装路径下新建一个文件vivado_lib（其他地方也行，随意） 在vivado中选择重新编译文件 Tool—...
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(5) Simulator executable path 仿真器路径选择，路径会自动识别，如果不能识别，可参考我选择的路径修改一下自己的modelsim路径。2) Compiled library location :选择第2步骤库目录的路径。(4) Compiled library location 选择保存库目录的路径。(3) Family选择你需要对应的fpga系列，我这里选择的all。(2) Language 和 library 选择 all。3、 联合仿真。
VIVADO和MODELSIM联合仿真编译库问题
YQBbee的博客
02-16 3142
初次在VIVADO中使用MODELSIM仿真器，或仿真时由于编译库问题报错，可进行如下步骤，个人经验，源于百度，如有问题，请多多指教。
vivado生成modelsim联合仿真库报错解决方法
weixin_43462344的博客
07-16 2361
1、如果报的错误很多，有可能是vivado和modelsim的版本不匹配，这个可以通过xilinx官方文档ug973查看，通过选择不同版本文档查看不同vivado版本支持的modelsim仿真。首先要把对应的modelsim.ini文件中的VoptFlow参数置为1，再次生成仿真库，如果还不行可以用everything搜一下modelsim.ini，把不在modelsim安装文件夹下的modelsim.ini都删除，这样应该就好了。我在使用中就遇到这两个问题，写出来让大家避坑。
【Modelsim】ERROR: [Vivado 12-3754] Failed to find the ‘modelsim‘ simulator
lankui02的博客
12-04 351
去掉文件安装路径"…\modeltech64_10.4\modelsim.ini"的只读属性，找到并修改其中的变量"VoptFlow = 0"，保存后关闭；
Modelsim与Vivado的库编译
qq_40039676的博客
12-10 1万+
1、在Modelsim的安装路径下新建文件夹：vivado_2018_simlib的文件夹 2、打开Vivado 2018.3，在菜单栏点击"Tools"，选择下拉选项中的“Compile Simulation Library" 3、将Compiled library location的路径设置为刚刚新建的文件夹：vivado_2018_simlib 4、将Simulator executable path路径设置为Modelsim的系统安装路径下的win64文件夹中 5、点击"Compile"，等
vivado 2018.2与modelsim的联合仿真
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在对话框中，选择“ModelSim Simulator”作为仿真工具，语言和库设置为默认值，然后设置编译器件库的路径和 ModelSim 执行文件的路径。 编译器件库 点击“Compile”按钮开始器件库的编译。编译结束后，将生成编译...
VCS+Verdi编译Vivado仿真库
Darever专栏
05-17 5532
开发平台：VCS2017， Verdi2017，Vivado 2017.2 Vivado_HOME为实际安装Vivado的根目录，这个目录下有settings64.sh文件 传统上VCS编译Vivado编译仿真库后，只能VCS使用，在VCS2016版本及更高版本是无法利用kdb参数调用Verdi编译时使用仿真库的。 Xilinx的编译库命令是compile_simlib，参数模板如下： compile_simlib [-directory <arg>] [-family <ar
【FPGA】Modelsim和Vivado的使用_vivado modelsim
2401_87556630的博客
11-11 1178
对于使用Xilinx公司的FPGA芯片的工程，使用Vivado软件自带的仿真工具进行仿真是十分方便的，但缺点在于当工程量相当大的时候，使用芯片开发商自带的仿真工具进行仿真往往十分缓慢。在分析（RTL Analysis）中打开的原理图是一个抽象出的原理图，而在综合中打开的原理图是和FPGA的硬件资源直接相关的原理图。在这里（达芬奇）出现的两个器件，上面的是3.3V的，下面的是1.8V的，故选择上面的即可。通过3.5的在线烧录的方法是无法将程序烧录到板卡上去的，只有将编译好的程序烧录到开发板上的。
modelsim独立仿真vivado工程
qq_42694831的博客
12-17 4355
由于现有笔记本带不动vivado自带的仿真工具，所以只能退而求其次，尝试用modelsim来仿真vivado工程。碰到这种软件问题，期间心酸，懂者自懂。故在此分享经验，以防不时之需，毕竟好记性不如烂笔头。由于笔者入坑FPGA才四月有余，对各方各面的理解不是很透彻，部分知识点也是一知半解不敢肯定，所以也欢迎大家批评指正、共同进步。 1、首先需要用modelsim编译xilinx库。该步骤在vivado中进行。笔者vivado版本是2019.1，modelsim版本是10.7。需注意的是，modelsim与v
vivado2019.2对modelsim2019.2编译库全报错解析
Electronic-S
09-15 5475
最近在用vivado 2019.2编译modelsim 2019.2库时，所有库全部报错，查阅了博主们的各种解决办法，最终在一篇文章的评论中找到了解决办法，特此记录
vivado compile simulation libraries时 错误[Vivado 12-3754]
weixin_48080038的博客
07-12 542
情况：之前按照联合仿真教程走过一遍，这次想单独仿真。错误原因：没有删除modesim环境变量。
VIVADO 与 Modelsim仿真报错，解决方法Break in file /ip/xilinx/axi_utils_v2_0/hdl/axi_utils_v2_0_vh_rfs.vhd
mojixin123的博客
11-12 582
试了好多办法，重新生成ip核不行，重新编译仿真库还不行，甚至换了台电脑也不行，还是会出现以上错误，编译了好多编译库；最后弄了好久，打开ip核重新改了几个参数，结果可以了。1、 首先点击Reset Output Products重置ip核,然后在点击Generate Output Products生成ip核。4、modelsim与vivado版本不匹配，重新下载modelsim。3、重新生成ip核，或者打开原先ip核，修改一下参数再生成。2、 重新编译仿真库。
Vivado关联Modelsim报错environment variable is not writeable
YprgDay的博客(Yuan make progress everyday)
06-25 917
Vivado关联Modelsim报错ERROR: [Common 17-53]。
在Modelsim中添加Vivado仿真库
shuwei1990的博客
05-13 3795
说明：本文是在参考《在Modelsim中添加Xilinx仿真库》的基础上，经过反复试验才取得成功的！ 在Modelsim安装目录下新建一个用于存放Vivado仿真库的文件夹，如本文新建了一个命名为vivado2015_02_lib的文件夹； 打开Vivado，依次点击Tools -> Compile Simulation Libraries… 按下图所示，在Simulator中选择Modelsim，在Advanced下选择用于存放仿真库的地址和Modelsim的执行地址，然后单击Com..
ERROR:compile simlib failed to compile for modelsim with error in 1 library (cxl error. log）
mojixin123的博客
07-07 1898
一般vivado使用modelsim仿真时的错误解决办法可能有;4、在vivado中设置modelsim仿真位置和编译库位置。在vivado使用modelsim仿真时，出现以下错误。2、编译库时出错 ，重新编译。重新打开工程后将这个取消，
在modelsim中添加vivado ip仿真库
1615549892
08-08 2617
1. 编译vivado ip仿真库 注意：modelsim10.5不支持仿真vivado2019.2版本的库，需要modelsim2019版本才可以。 预计编译需要30min，耐心等待。 2.库路径添加至modelsim 首先，找到vivado ip库路径在：刚才编译ip库的文件夹，目录下会有一个modelsim.ini文件，包含所有vivado ip仿真文件路径。打开文件并找到“;mvc_lib = $MODEL_TECH/../mvc_lib”，将下面包含的路径连续的行复制。 ..
modelsim调用vivado仿真库
最新发布
04-05
### 如何在ModelSim中正确配置并调用Vivado提供的仿真库以进行联合仿真 #### 1. Vivado仿真库的编译 为了实现Vivado与ModelSim之间的联合仿真，首先需要确保Vivado中的设计文件被成功编译到ModelSim支持的仿真库中。这一步通常涉及以下几个操作： - **创建仿真库目录** 在ModelSim环境中，需先手动或者通过脚本创建用于存储Vivado仿真库的目标目录。例如，可以通过命令 `vlib work` 创建名为 `work` 的工作库。 - **指定目标路径** 设置好目标路径之后，运行Vivado提供的编译脚本来生成仿真所需的库文件。此过程可通过执行以下命令完成： ```bash xsim -i -dir ./simulation/ -tclbatch compile.tcl ``` 这里的 `-tclbatch` 参数指向一个TCL脚本，该脚本定义了具体的编译逻辑[^4]。 #### 2. ModelSim环境准备 一旦仿真库构建完毕，下一步是在ModelSim内部加载这些库资源以便后续使用。 - **启动ModelSim GUI模式** 打开ModelSim应用程序界面后，进入菜单栏选项 “File -> Change Directory”，将当前工作区切换至先前由Vivado生成的仿真库所在位置。 - **映射仿真库** 利用ModelSim内置指令 `vmap` 来建立本地命名空间同实际物理地址间的关联关系。典型语法如下所示： ```tcl vmap my_lib_path /path/to/vivado/simulation/library/ ``` #### 3. 加载项目源码及时序约束 为了让ModelSim能够理解整个FPGA项目的结构及其行为特性，还需要导入原始RTL代码以及任何必要的综合后产生的时序数据。 - **添加HDL文件** 将所有的Verilog/VHDL描述加入工程管理窗口下对应的类别节点里去。右键单击“Design Libraries”下的某个特定库名（比如刚才提到过的my_lib），选择“Add Files...”。 - **应用时间参数** 如果存在SDF (Standard Delay Format) 文件，则同样应该将其附加给顶层实体实例化部分，从而反映精确延迟效果[^5]。 #### 4. 编写测试激励程序 编写恰当的Testbench模块对于验证电路功能至关重要。它负责提供输入信号序列，并捕获输出响应供分析之用。 ```verilog module tb_example; reg clk; wire out_signal; initial begin $dumpfile("waveform.vcd"); $dumpvars(0, uut); // Clock generation logic here... end endmodule ``` 上述片段展示了基本框架的一部分——初始化阶段设置了波形转储机制；而完整的周期性脉冲发生器则省略未展示出来[^2]。 #### 5. 启动仿真进程 当一切准备工作就绪以后，便可以从ModelSim界面上选取相应的Simulation子项来触发正式运算活动。“Run All Time”按钮允许一次性跑完全程模拟直至结束条件达成为止。 --- ###
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