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原创 Vivado仿真流程查看仿真结果时整数数据显示错误解决

还有一种方法检查是否正确，在initial begin后面加上$display("%d", 要查看的数据变量名称)，也可以用于验证。右键Radix - 修改为unsigned decimal，即可正确显示无符号整型数。

2025-03-16 14:44:38 120

原创 FPGA源代码例化了ILA，写tb之后仿真报错解决

还有一种办法是连接硬件，open hardware manager - auto connect/new targe，与FPGA进行连接之后，再run simulation，也可以正常仿真。

2025-03-02 17:30:19 135

原创 Vivado 仿真总时长不够问题解决

1、左边框simulation，邮件进入simulation settings，有一个仿真时间相关的设置，在里面进行修改，将默认的1000ns修改为其他时间。2、仿真完成一次之后，发现时间最多只到了1000ns，这个时候点击上边框的类似于播放按钮，run all那个按钮，增加仿真总时长。

2024-08-18 22:45:49 2998

原创 Vivado tb仿真出现问题，一开始就是状态未知解决办法

2、删掉该test bench文件，重新写一个。1、首先检查是否设置tb文件是不是设置为顶层。

2024-08-06 22:27:31 278

选择想要根据板框铺铜的层，然后框选板框即可。但是有的时候板框又会出问题，由于是自己用线画的板框，所以这个时候可能会报错，说不是一个完整的，这个时候使用shape-compose shape选中所有线，option中记得勾选Round corners，输入倒角的数值，这个时候就能得到一个完整的板框。板框有的时候需要倒角，所以这个时候直接用矩形铺铜的方法就会有点问题。此时就需要使用Z-Copy来弄。之后再用z-copy即可。

2024-06-12 21:24:11 803

原创解决Ubuntu安装出现Could not get lock /var/lib/dpkg/lock-frontend，删除lock文件仍然无法下载问题

看csdn上各位大佬基本上提供两种方案：一个是killall删掉apt相关进程还有一个是rm删掉一些路径下的lock文件。尝试了这两种办法，之后还是没有办法使用sudo apt install安装。最后解决方案就是换成国内源就好了。

2024-05-10 20:59:13 223

原创 Cadence allergo DRC Reports显示0个错误，但是Status中仍然显示有DRC错误解决办法

3、Tools - DRC Browsers，会刷新高速你哪里有DRC，一般status报DRC那就确实有DRC，关掉Browsers之后DRC的标志就会出来了，可以view- option选择DRC errors去看具体什么错误。解决掉相关错误后，status中update、refresh之后就会发现DRC没错了。1、Display - Status，点击下方refresh刷新，点击DRC旁边的Update进行刷新，然后点击黄色或红色正方框，自动弹出DRC error及其类型错误。

2024-04-08 13:56:18 1522

原创 Cadence Allergo 器件封装Pacakge Symbol转Mechanical Symbol

先用view看机械孔用的焊盘是啥，叫啥名称，然后delete - option勾选pin，删掉该焊盘，然后Layout - pins，命令输入x 0 0，重新放一个焊盘。第一种办法：找到焊盘，新建一个Mechanical symbol，重新画封装。

2024-04-08 13:52:07 446

原创 Cadence Capture原理图新建页面Title Block无法显示以及复制之后也不显示解决办法

选中不显示标题栏的原理图，右键，选择Schematic Page Propeties，点击Grid Preference，在最下面的Title Block Visible中选中Displayed。原理图中新建了一页，结果发现Title Block不显示。

2024-04-04 18:23:47 1370

原创 Cadence解决等间距布线两个过孔之间功能失效问题

在option中选择想要做等间距的线所在的层，再点击等间距的命令，依次点击两个过孔即可。注意option中的层不要选错了！否则等间距布线的时候点击两个过孔，中间的线不会动！

2024-03-28 15:06:48 310

原创转：解决Cadence17.4 package to package spacing DRC error方法

我用的Cadence17.4的版本，网上搜了一圈，都是说修改setup-constraints-mode里面的选型，找了一圈，界面都不一样，后面看了这个老哥的发文，翻到最下，按照他的方法顺利解决：链接：

2024-03-25 15:23:57 809

原创 Cadence allergo某些器件内部禁止布线解决办法

点开Color/Visibility 调色盘，选择Area，在Route keepou项目处打勾，显示器件有Route Keepout的区域，Delete 选择Shape，给他删掉，解决问题。

2024-03-20 16:00:03 625

原创 Cadence allergo 部分/选中器件整体旋转

整体操作即：选中要移动的器件，点击旋转命令，注意旋转有两种方法：一种是Edit - spin，或者是用move然后点击一下界面再rotate，注意如果不让器件跟随鼠标移动起来，左键之后菜单栏无法选择rotate。在option中修改point为user pick，然后点击器件的左下或者右下某个点，再移动器件，此时选中的整体器件就会整体旋转。选择user pick选项。

2024-03-12 09:22:56 2105

原创 Cadence allergo导入第一方网表Package Files not found问题解决

之后打开PCB Editor，新建一个PCB，选择Board，不是Package symbol，新建一个板文件。然后点击File - import - Netlist/logic，注意此时导入网表的选项界面一定要选对文件夹，即之前从原理图Capture导出的网表所在的文件夹，否则报Package Files not found错误，因为如果不选择对，默认选择的是创建PCB所在的文件夹，从该文件夹搜索网表文件。修改原理图网表所在的文件夹，该错误解决。

2024-03-07 15:40:44 1826

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