FPGA源代码例化了ILA，写tb之后仿真报错解决

原创已于 2025-03-02 18:29:27 修改 · 227 阅读

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#fpga开发

于 2025-03-02 17:30:19 首次发布

在工程源代码中例化了ILA模块，然后写了一个testbench，想要仿真源码，这个时候点击run simulation报错，因为源代码中例化了ILA导致，尝试了两种解决办法：

一种是条件编译，参考原文链接：利用条件编译解决vivado下verilog代码中ila与仿真的共存问题_verilog添加ila-优快云博客

还有一种办法是连接硬件，open hardware manager - auto connect/new targe，与FPGA进行连接之后，再run simulation，也可以正常仿真。

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