Vivado tb仿真出现问题，一开始就是状态未知解决办法

pengfirefire

已于 2024-11-11 23:14:28 修改

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文章标签： fpga

于 2024-08-06 22:27:31 首次发布

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版权

1、首先检查是否设置tb文件是不是设置为顶层

2、检查设置的激励条件是否有问题，是否和例化得到的模块设置的输入输出变量名保持一致

3、删掉该test bench文件，重新写一个

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