例说verilog中的generate

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本文通过一个具体的Verilog代码示例，深入解析generate语句的使用方法及其与C语言循环的等价性，展示了如何利用generate进行循环展开，以简化大规模并行信号赋值的编写。

贴出我项目代码中一部分的generate代码，跟大家分享一下这种表达方式，期待大家领略其精神实质。

    genvar i;
    generate    
	for(i=0;i<32;i=i+1)    begin:down_wreq_gen        
    always @(posedge up_clk )down_wreq[i]<=(up_waddr[13:9]==i)&&(up_wreq==1);    
    end    
	endgenerate

 

这其实是一种类似脚本语言的描述方法，就是循环展开32次。我们可以用C语言写个小代码实现这部分展开：


void main (void){
int i ;
 
	
	
		for(i=0;i<32;i=i+1) //   begin:down_wreq_gen        
    printf("always @(posedge up_clk )down_wreq[%-2d]<=(up_waddr[13:9]==%-2d)&&(up_wreq==1);\n",i,i);    
    //end    
	
	 
}

从上面程序段很清晰看到其实就是generate语句用c语言复述一遍。

C语言执行后，打印出来的结果如下：

always @(posedge up_clk )down_wreq[0 ]<=(up_waddr[13:9]==0 )&&(up_wreq==1);
always @(posedge up_clk )down_wreq[1 ]<=(up_waddr[13:9]==1 )&&(up_wreq==1);
always @(posedge up_clk )down_wreq[2 ]<=(up_waddr[13:9]==2 )&&(up_wreq==1);
always @(posedge up_clk )down_wreq[3 ]<=(up_waddr[13:9]==3 )&&(up_wreq==1);
always @(posedge up_clk )down_wreq[4 ]<=(up_waddr[13:9]==4 )&&(up_wreq==1);
always @(posedge up_clk )down_wreq[5 ]<=(up_waddr[13:9]==5 )&&(up_wreq==1);
always @(posedge up_clk )down_wreq[6 ]<=(up_waddr[13:9]==6 )&&(up_wreq==1);
always @(posedge up_clk )down_wreq[7 ]<=(up_waddr[13:9]==7 )&&(up_wreq==1);
always @(posedge up_clk )down_wreq[8 ]<=(up_waddr[13:9]==8 )&&(up_wreq==1);
always @(posedge up_clk )down_wreq[9 ]<=(up_waddr[13:9]==9 )&&(up_wreq==1);
always @(posedge up_clk )down_wreq[10]<=(up_waddr[13:9]==10)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[11]<=(up_waddr[13:9]==11)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[12]<=(up_waddr[13:9]==12)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[13]<=(up_waddr[13:9]==13)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[14]<=(up_waddr[13:9]==14)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[15]<=(up_waddr[13:9]==15)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[16]<=(up_waddr[13:9]==16)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[17]<=(up_waddr[13:9]==17)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[18]<=(up_waddr[13:9]==18)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[19]<=(up_waddr[13:9]==19)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[20]<=(up_waddr[13:9]==20)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[21]<=(up_waddr[13:9]==21)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[22]<=(up_waddr[13:9]==22)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[23]<=(up_waddr[13:9]==23)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[24]<=(up_waddr[13:9]==24)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[25]<=(up_waddr[13:9]==25)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[26]<=(up_waddr[13:9]==26)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[27]<=(up_waddr[13:9]==27)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[28]<=(up_waddr[13:9]==28)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[29]<=(up_waddr[13:9]==29)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[30]<=(up_waddr[13:9]==30)&&(up_wreq==1);
always @(posedge up_clk )down_wreq[31]<=(up_waddr[13:9]==31)&&(up_wreq==1);

这一堆代码就对应上述generate描述的内容。这些代码完全可以替代之前的用generate的描述。

通过这个是不是很形象的理解generate作为脚本语言实现循环罗列的功能了呢?

另外还有一个重要功能就是条件编译，就类似于预处理语句ifdef。这方面例子很多，不多说。

verilog中的generate
Grady
03-31 1511
一、generate介绍 在设计中，很多情况下需要编写很多结构相同但是参数不同的赋值语句或者逻辑语句，如果在参数量很大的的情况下，原本的列举就会显得心有余而力不足。c语言中常用for语句来解决此类问题，verilog则为我们提供了generate语句。 generate生成语句可以动态的生成verilog代码，当对矢量中的多个位进行重复操作 时，或者当进行多个模块的实例引用的重复操作时，或者根据参数的定义来确定程序中是否应该包含某段Verilog代码的时候，使用生成语句能大大简化程序的编写过程。生成语句生成
Verilog generate
wkk的博客
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语句结构是通过判断语句执行代码块，也就决定了每次最多执行一个代码块，这种情况下，对各个代码块使用相同命名是合法的，并且有助于保持对代码的层次化引用。循环生成构造提供了一种简单而简洁的方法来创建模块项的多个实例，例如模块实例、分配语句、断言、接口实例等。后面的内容为标签名，是generate语句模块名，目的是通过它对循环语句进行层次化引用。本质上，它是一种特殊类型的for循环，其循环索引变量为 datatype genvar。第一个例子是对always块进行了循环，第二个则是对实例化时的模块进行了循环。
SystemVerilog中的generate用法详解
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parameter LAYER_SIZES [9:0] = '{64, 128, 64, 32, 16, 8, 4, 2, 1}, // 各层大小。// RISC风格的简单ALU。// CISC风格的复杂ALU。// 默认简单ALU。- **参数化设计**：根据参数创建不同的硬件实现。// 错误：genvar在generate外部声明。// 正确：在generate内部声明genvar。
Verilog中generate用法
03-18
Verilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。在generate语句中可以引入if-else和case语句，根据条件不同产生不同的实例化。 用法： 1. generate语法有generate for, genreate if和generate case三种 2. generate for语句必须有genvar关键字定义for的变量 3. for 的内容必须加begin和end 4. 必须给for语段起个名字
verilog generate
cncnlg的专栏
09-18 4286
Abtract     generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经被链接到一起，并完成层次的引用。 Introduction 1.generate语法 定义ge
【Verilog中的generate用法】
li_kin的博客
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Verilog generate用法
verilog中的generate代码循环例化应用
wangfandashe的博客
03-04 2423
代码1，这段代码在运行是，从第二次输入起，最低位每次都多1。两端verilog代码之间的区别。
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Verilog语言中的generate语句是一种强大的功能，它允许用户对模块、primitive、net、reg、parameter、assign、always、initial、task和function进行复制结构建模。generate语句的引入极大地提高了Verilog语言的灵活...
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generate为verilog中的生成语句，当对矢量中的多个位进行重复操作时，或者当进行多个模块的实例引用的重复操作时，或者根据参数的定义来确定程序中是否应该包含某段Verilog代码的时候，使用生成语句能大大简化程序的编写过程。 Verilog-2001添加了generate循环，允许产生module和primitive的多个实例化，generate语句的最主要功能就是对module、re...
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### 回答1： Verilog中的generate循环例化是一种用于生成多个实例的语法结构。它可以用于生成多个模块实例、多个端口实例等。generate循环例化可以使用for循环、if语句等控制结构来控制生成实例的数量和类型。它可以大大简化代码的编写和维护，提高代码的可读性和可重用性。 ### 回答2： 在Verilog中，Generate循环例化是一种用于在设计中重复实例化的技术。它可以使用循环语句将单个模块的多个实例化集成到设计中，这样可以减少设计时间和代码的复杂性。 Generate循环例化用于创建复杂的模块，如存储器、多路选择器、算术单元等。它的使用方式与普通的Verilog模块定义相似，但是其实例化可以通过循环来实现。 与普通的Verilog模块定义不同的是，Generate循环例化需要添加一个特殊的关键字，即“generate”。Generate循环例化包括一个for循环，用于重复实例化模块。 在生成循环中，可以使用参数来控制实例化的次数和模块参数的值。这些参数可以在模块定义中定义，并在循环中使用。这允许在不同的情况下实例化模块，从而提高了设计的灵活性。 举例来说，假设需要定义一个8位寄存器的模块，在Verilog中使用Generate循环例化可以如下实现： module reg8bit #(parameter REG_NUM = 1) ( input clk, input rst, input [7:0]d, output reg [7:0]q ); generate genvar i; for (i = 0; i < REG_NUM; i = i + 1) begin always @(posedge clk) begin if (rst) begin q <= 8'b0; end else begin q <= d; end end end endgenerate endmodule 以上代码定义了一个名为reg8bit的模块，该模块使用了Generate循环例化完成实例化8个单独的寄存器。该模块包含了一个参数REG_NUM，可以控制实例化的数量。 在Generate循环体中，使用了一个循环变量i，它的值从0开始循环到REG_NUM-1。在每次循环中，使用always语句实现了一个完整的寄存器定义，并将其实例化。 总之，Generate循环例化是Verilog中实现模块复用的一个有效技术。它可以大大简化设计过程，提高代码的可读性和灵活性。 ### 回答3： 在Verilog语言中，generate循环例化是一种非常有用的特性，可以使一个实例在代码中生成多个类似的模块。它允许工程师重复使用相同的代码块，从而节省时间和提高代码的可读性。 generate循环例化可以用for、while、repeat等循环语句实现，其中for-loop循环语法最常用，它的通用形式如下： generate for (genvar i = 0; i < N; i++) begin : l1 //instance module_name instance_name (.inputs(inputs), .outputs(outputs)); end endgenerate 其中，N是循环次数，i是循环变量，可以在实例命名中使用以区分不同的实例，inputs和outputs是模块输入、输出等信号。 值得注意的是，generate循环例化通常与数组、结构体一起使用，从而使代码更加简洁，例如： struct { logic [7:0] inputs; logic [7:0] outputs; } instance_data [4]; generate for (genvar i = 0; i < 4; i++) begin : l1 //instance module_name #(.width(8)) instance_name (.inputs(instance_data[i].inputs), .outputs(instance_data[i].outputs)); end endgenerate 在上面的例子中，用结构体存储了4个实例的输入输出信号，生成了4个相同的模块实例。 在实际应用中，可以使用generate循环例化来创建多个模块实例，例如，多个寄存器、多个FIFO、多个计数器等等。它可以简化代码，提高可读性和可维护性，并且可以极大地节省时间和开发工作量。
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