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1，OV7670 有一大堆寄存器需要配置，这些配置可以参考别人已经做好的代码。2，OV7670 设置为640*480 16的分辨率，30帧每秒，就是30FPS，每一个RGB的数据是16位的，这16位的数据分成两次从8BIT的总线传输过来。3，计算时钟是多少： 640*480个点，每秒传递30帧（也就是刷屏30次每秒），这样就是640*480*30，而每个点是16位的需要在0OV7670位的...

根据时序图来做构造控制时序。

全兼容ZEDBOARD 开发板子 SYSCLK.TAOBAO.COM今天终于有时间做这个事情。首先从官方下载XAPP1079看看。官方的X1079是基于XPS和SDK。并且也牵扯到了PL部分。我们循序渐进，只实现两个处理器分别跑，没有联系，没有通讯和对话。实验就先实现CPU0通过串口输出字符串，而CPU1则独立控制MIO7的LED进行闪烁。因为不牵扯PL...

主要测试一下FPGA芯片的IO经过了核心板，底板，底板接口，最后到扩展板，整个对应是否正确。以为有70多个IO，也测试每一个，要想一个办法能简洁快速搞定。可以设置n个UART 发送器，每一路都发送自己的PIN NAME 比方说E12这个FPGA引脚发送E12这个字符串，这样就可以对照扩展板子上的引脚字符对应，确定是否正确。现在问题是做一个UART 发送器， 要求参数化，能传递一个字符串

测试

OV7670使用RGB565模式，30FPS，采集分辨率为640X480，保存在ZYNQ7芯片7Z020的内部BRAM。VGA控制器在读出端读出数据，并用12BIT的色彩深度现在VGA接口屏幕上，VGA分辨率也是640X480。1，纯粹FPGA逻辑实现，虽然用到硬件是ZEDBOARD上的7Z020芯片，但是没有用到PS（双核ARM处理器）部分。2，7Z020内有丰富的BLOCK RAM

`timescale 1ns/1nsmodule test_dm ;reg clk=0,rst =0,bus_wr=0 ;reg [1:0] bus_addr =0;reg [31:0] bus_din=0; wire [31:0] bus_dout ;wire [71:0] m_cmd;wire m_valid;reg m_ready=0 ;reg [7:0

问题 ： 我们之前用sd卡启动方式跑Linux时，生成的bin文件里的bit文件用的是system.bit(出厂自带的)，我现在用其他bit文件生成的bin在跑Linux时，出现内核加载不了，我觉得这个应该没啥关系吧，加载内核不是uboot里设置吗，和bit文件无关啊。答： 根BIT 有关，因为LINUX启动PL外设时候，如果PL没有配置或者配置不对应，LINUX 就会无法启动这个外设

基于官方发布的OOB的LINUX，加以下挂载命令到：/etc/init.d/rcS里 mount /dev/mmcblk0  /mnt/test很多博客都说在/etc/fstab 设置，有些嵌入式LINUX系统里面不支持。总结 ： 1，挂载SD看命令。2，写入到/etc/init.d/rcS里。全兼

module debounce #(parameter  INIT=10*1000*1000parameter OVF=10*1000*1000)(   input     clk , i ,   output reg    o  );   reg [31:0]init;   reg [31:0] c;always @(posedge clk) if (in

对话的中心不是很明确，但是解释的很明白。保存下来 ： 念奴娇(573479288) 10:25:03请教:  在zedborad板卡上跑linux操作系统时，编写的arm程序和qt界面程序，最后放在boot.bin，内核zImage，设备树devicetree.dtb，ramdisk8M.image四个文件中哪一个里面了？？？？念奴娇(573479288) 10:25:21

全兼容ZEDBOARD 开发板子    SYSCLK.TAOBAO.COM 1，VALID和READY 是所有AXI总线必须有的，VALID是MASTER告诉SLAVE数据已经展现在了总线上了，你可以取走了，而READY则是SLAVE段回复总线，数据已经取走。你可以更新数据了。注意MASTER 只有在设置VLAID之后才检测READY。所有AXI总线都是这个规则，AXIS(AXI ST

简单说，一句话：使用 AXI STREAM FIFO，设置双时钟。我是如何想到的： 解决异步时钟数据传输问题首选FIFO，而正好有一个AXI STREAM FIFO的 IP组件可以用,。IP核的全称是： AXI4-STREAM FIFO设置注意事项：一定要选择异步时钟，也就是双时钟，如下：关于其他配置： TLAST 一般要选择的，作为边界

从硬件篇我们看到一个PMOD模块包含了两路ADC，他们公用SCLK和CSN，只是有两路各自的DATA输出，因此我们将采集模块简单修改一下，能同时采集两路，如下：module ad7476_sample(input clk,rst,input ADC_sdata0, ADC_sdata1,output reg ADC_sclk,ADC_csn,output reg [11:0] adc_