mcupro的专栏

由于现在代码比较多了，我们使用一个集中可视化的开发环境进行管理代码。这里我选择了QUARTUS。我们仿真依然使用icarvas verilog简称iverilog，查看波形依然使用gtkwave。在iverilog编译中发现什么错误会报出具体文件和具体行号，我们直接使用quartus根据视窗的模块（如上图）层次显示直接打开对应的代码。大家可以使用两个屏幕，一个屏幕显示代码，另外一个屏幕显示波形。这样happy地debug。...

module udp_tx_pack_tb ;reg rst = 0 ,clk = 0 ;always #5 clk = ~clk ;initial begin $dumpfile("test_udp_tx_pack.vd");$dumpvars;rst = 1;@(posedge clk) ;@(posedge clk) ;rst = 0; @(posedge clk) ;end wire [31:0]src_ip ={8'd192,8'd168,8'd2,8'd4...

实现一个arp_cache实现对IP和MAC的对应存储。多周期实现，有8个条目，没有使用刷新计时器。module arp_cache(input clk , rst ,input [31:0]ip_in,input [47:0]mac_in,input wr_en,output reg wr_busy ,input req_en ,input [31:0] ip_req,output [47:0] mac_out,output reg req_done,req_hit,)

/* dc_fifo_gray #( parameter dw = 64,aw=7) ( .rd_clk( ), .wr_clk( ), .rd_rst_n( ), .wr_rst_n( ), .we( ), .re( ), .din( ) , .dout ( ) , .full( ) , ....

调用IOPAD的资源，应该放在TOP层module ad_iobuf ( dio_t, dio_i, dio_o, dio_p); parameter DATA_WIDTH = 1; input [(DATA_WIDTH-1):0] dio_t; input [(DATA_WIDTH-1):0] dio_i; output [(...

1，提供DLL以及此API函数说明。2，

LWLA1034 和LWLA2034 支持外部同步时钟,并且支持时钟采集边缘的选择.用下面的文字和图片记录我检测此功能的过程. 这是硬件连接,我用另外一台逻辑分析仪,充当检测信号发生器. 我们这次检测的目的是看在设置外部时钟上升(下降)边缘采集的时候,是否正确采集到数据,并且确定是在上升(或者下降)边沿进行了触发.因此在构造检测波形的时候我们将考虑到这两个边缘,在一个检

很好的I2C 驱动 IO模拟

1，状态机实现。2，不检测ACK，但满足ACK的时序。3，使用24C02测试通过。4，继续补充。5，怎么能在这里面输入代码格式？module wr_a_byte_to_24c02(        input clk,rst,        input [6:0] dev_addr,        input [7:0] dat,        input

LA16继承了开源项目MINILA中触发的设置，支持电平触发，支持高低电平触发，支持边缘触发，以及支持支持这两种的触发的组合。另外还支持最小电平周期数设置，以及最小采集事件数设置。一起通过一下几个例子来看一下：首先看设置的界面：在左边的是基本的触发设置，可以分别选择每一路的触发方式，设置好的这些路相　与　，得到最后的触发结果，也就是说同时满足了所设置的每一路的触发条件，才可以产

1，很难得在SIGOK项目里面看到有自己优快云博客的连接。2，今天写点东西整理一下自己的思路。3，别人看了也许没有意义，或许没有太多必要看下去。4，今天搞定了4字的并行触发处理，但是现在只能精确到四字所在块，而不能确定是哪个字，这点需要继续改建，但是不是很关键的问题，可以一放。5，可以避繁就简，做一个电平和边缘都是一次触发的版本。很高级的事件触发，很少有人用到。6，同样的茶叶

1，通用IO。2，频率计。3，任意占空比任意频率发生器。4，任意波特率的UART发送和接受。5，I2C的控制器，可以直接读写24CXX系列EEPROM。6，JTAG的支持，可以直接读写IR，DR。以及设计OPENOCD的驱动。7，外接模拟的AD接口实现示波器。8位精度，单路，40M采样率。8，外接DDS模块，实现直接频率合成。9，对SPI FLASH读写的支持。并做

1，编译通过。2，需要编写驱动。module wb_io#(parameter CH_WIDTH=16)( input clk, input wb_rd ,wb_wr, input rst, input [1:0]wb_addr, input [31:0]wb_din, output reg [31:0]wb_dout, inout [CH_WIDTH-