2023乐鑫数字IC设计笔试：Verilog题目解析
这篇博客分享了2023年乐鑫公司数字IC设计笔试题，包括单选、不定项选择和问答题。内容涉及Verilog语言、亚稳态、寄存器生成、同步复位、流水线设计、竞争冒险等知识点，以及跨时钟域信号处理和数据过滤模块设计问题。
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题目背景
- 笔试时间：2022.09.01
- 应聘岗位：数字IC设计工程师
- 笔试时长：60min
- 笔试平台：nowcoder牛客网
- 题目类型：单选题（2道）、不定项选择题（7题）、问答题（2道）
题目评价
- 难易程度：★★☆☆☆
- 知识覆盖：★★☆☆☆
- 超纲范围：☆☆☆☆☆
- 值得一刷：★★☆☆☆
文章目录
单选 | 4分
1 下面对于Verilog语言描述错误的是
- 它描述的模块都可以通过逻辑电路实现
- 它是一种HDL语言
- 它不能精确描述模拟电路
- 它描述的是寄存器传输级行为
2 关于亚稳态，以下说法错误的是
- 当一个触发器进入亚稳态，既无法准确预测寄有器的输出电平，也很难预测何时输出才能稳定在某个正确的电平上
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