【vivado PG学习】1 PG168：7 Series FPGAs Transceivers官方配置方法学习笔记

介绍：
The 7 series FPGAs Transceivers Wizard LogiCORE™ IP 自动创建配置7系列fpga 收发器的HDL封装。向导可以配置一个或多个支持行业主流标准的高速串行收发器。或者从零开始支持各种自定义协议。
功能：

• 创建配置7系列fpga 收发器的HDL封装。
• 自动对模拟设置进行配置。
• 预定义了提供Aurora 8B/10B, Aurora 64B/66B, CEI-6G,DisplayPort, Interlaken, Open Base StationArchitecture Initiative (OBSAI), OC192,OC48, SRIO, 10GBASE-R, Common PacketRadio Interface (CPRI), Gigabit Ethernet,10 Gb Attachment Unit Interface (XAUI),RXAUI, and XLAUI, OTU3, 10GH SmallForm-factor Pluggable Plus (SFP+), OpticalTransport Network OTU3, V-by-One, SDI或者其他自定义的协议。

1 概览

关于向导：
可以创建收发器、设计实例、testbench以快速整合以及验证自定义功能的串行接口。

功能概览：

这个图有1个重要的点：

• 第二步，在选完协议后，下一步应确定收发器的位置。因为这个是跟引脚有映射关系的硬核，位置必须确定。

收发器的HDL封装、设计示例、testbench的结构：

1.4 不支持的功能

向导可以在TX和RX生成不对称数据位宽的设计（内部和外部不相等）的设计，但是不支持这样的功能或时序仿真。
向导不允许用户从两列中选择收发器(如果器件中有)。向导仅为GTZ收发器生成Verilog封装。

2 产品说明

7系列的收发器是低功耗的，GTP线速率高达6.6Gb/s,GTX 12.5Gb/s,GTH 13.1 Gb/s。

端口描述（不同协议端口数不一样）：

端口	方向	时钟域	描述
GTREFCLK_PAD_N_IN/GTREFCLK_PAD_P_IN	Input	-	fpga收发器块的差分时钟输入。某一个块中有好几个收发器
SYSCLK_IN	Input	-	设计示例的系统时钟。如果DRP（dynamic reconfiguration port ）接口使能了，DRP_CLK_IN与SYSCLK_IN连接
DRP_CLK_IN_P/DRP_CLK_IN_N	Input	-	外部输入的DRP差分时钟对，给DRP接口
TRACK_DATA_OUT	Output	rxusrclk	表示在RX端接收到有效数据。这是一个电平信号。
RXN_IN/RXP_IN	Input	RX serial clk	RXP和RXN是7系列FPGA收发器块中每个接收器的差分输入对。
TXN_OUT/TXP_OUT	Output	TX serial clk	TXP和TXN是7系列FPGA收发器块中每个发射器的差分输出对。

3 用IP核进行设计

3.1 通用设计向导

串行收发器的位置：
根据所选串行收发器的总数，提供打算使用的每个串行收发器的具体位置。面板中显示的区域指示了串行收发器在器件中的位置。区域的划分是基于串行收发器相对于每个设备可用bufg的中位数的物理位置。

基于设计示例进行设计：
IP核的示例程序可以进行仿真和实现，自己的设计可以在此基础上进行，也可以作为排除自己的程序故障的参考。

保留寄存器：
用户程序和IP 核所有的输入和输出之间的寄存器可以简化时序以及提高系统性能。打拍很大程度的简化了时序分析以及让工具可以更好的布局布线。

识别关键时序路径：
示例的XDC文件说明了关键信号以及时序约束。

别瞎改IP核文件：
7 series FPGA transceiver core不允许用户修改，任何更改都可能造成系统时序以及协议问题。只能通过IDE的选项更改然后生成文件。

3.2 时钟

时钟	描述
GTREFCLK_PAD_N_IN/GTREFCLK_PAD_P_IN	收发器块的外部差分时钟
DRP_CLK_IN_P/DRP_CLK_IN_N	外部差分时钟，DRP接口时钟，即ip核设计中MMCM的输入时钟
SYSCLK	系统时钟用于驱动FPGA逻辑。当DRP接口使能时，DRP_CLK连接到syscclk。这个时钟需要在XDC中被约束。
PLLLOCKDETCLK	给反馈检测的稳定参考时钟，PLL的参考时钟，PLL的输入参考时钟或从PLL产生的任何输出时钟(例如TXOUTCLK)不能用来驱动这个时钟。此时钟仅在使用PLLFBCLKLOST和
PLLREFCLKLOST端口的时候需要.在示例设计中，PLLLOCKDETCLK连接到DRPCLK或syscclk。PLLREFCLKLOST在TX/RX启动FSM模块中使用。

TX / RXUSRCLK和TX / RXUSRCLK2 的产生：

• TXUSRCLK 和 TXUSRCLK2用TXOUTCLK产生，收发器的输出。

• TXOUTCLK的源可以是参考时钟或PMA时钟。

• RXUSRCLK and RXUSRCLK2可以使用TXOUTCLK 或 RXOUTCLK产生。

• RXOUTCLK的源可以是参考时钟或者恢复时钟。

TX/RXOUTCLK通过一个混合模式时钟管理器(MMCM)或BUFG路由到FPGA逻辑。当TXUSRCLK和TXUSRCLK2不匹配、RXUSRCLK和RXUSRCLK2不匹配时，需要配置MMCM，在示例设计中则会根据情况自动配置MMCM。

3.3 复位

设计示例中的FSM复位的目的：

• 初始化FSM以满足要求。
• 用于解决诸如fpga配置和RX数据中断或更换(如电缆插头或拔出)等问题。

4 设计流程

4.1 生成IP核

第1页：

Component Name:
GT Type：收发器类型，取决于器件是否支持。
Shared Logic:选择收发器块PLL、差分参考时钟缓冲器、时钟和复位逻辑是包含在IP 核中还是在示例程序中。