w0shishabi的博客

CMOS 充放电可抽象为阻容模型。但在CMOS单元中，由于PMOS上拉晶体管和NMOS下拉晶体管在很短的时间内同时打开，因此输出的充放电波形并不像图RC充放电波形那样平滑。

片上变化（On-Chip Variation，OCV）：对同一 network 的不同段进行的这种差异处理，可以覆盖到同一芯片不同部分上的任何变化情况。这种差异处理被称为片上变化。

文章目录1 关于CDC约束2 约束总线偏斜(Bus Skew)2.1 关于总线偏斜约束2.2 set_bus_skew 命令的语法2.3 总线偏斜的例子1 关于CDC约束跨时钟域(Clock Domain Crossing，CDC)约束适用于具有不同启动(launch)和捕获(capture)时钟的时序路径。根据启动和捕获时钟关系以及在CDC路径上设置的时序例外(timing exception)，分为同步CDC和异步CDC。例如，被虚假路径(false path)约束覆盖的同步时钟之间的CDC路径

XIlinx的官方文档写的比任何一本讲时序约束的书都好，这里自己学习顺便整理翻译后的时序例外约束内容，方便复习。 😃文章目录1 多周期路径(Multicycle Path)1.1 设置多周期路径和时钟边沿1.1.1 set_multicycle_path 语法1.2 单时钟域下的多周期1.2.1 放松setup关系，同时保持hold关系不变1.2.2 移动 setup 关系1.2.2.1 setup = 5，hold 一起移动1.2.2.2 setup = 5，hold = 41.2.3 多周期路径和时

生前何必久睡，死后自会长眠。😃文章目录1 输入延迟(Input Delay)1.1 使用输入延迟选项1.1.1 最小和最大输入延迟命令选项1.1.2 时钟下降输入延迟命令选项1.1.3 添加延迟输入延迟命令选项1.2 例子2 输出延迟(Output Delay)1.1 使用输出延迟选项1.2 例子要在设计中准确地建模外部上下游的时序，必须为输入和输出端口提供时序信息。Vivado IDE只在FPGA内识别时序，所以必须用下面的命令执行FPGA边界之外的延迟。set_input_delayset_o

看其他书也就图一乐，真要学习还是得看 Xilinx。（开个玩笑 😃）文章目录1 实际传播的时钟(Propagated Clocks)2 主时钟(Primary Clock)3 虚拟时钟(Virtual Clock)4 生成时钟(Generated Clock)4.1 关于生成时钟4.2 用户定义生成时钟(User Defined Generated Clock)4.3 自动派生的时钟(Automatically Derived Clock)5 时钟组(Clock Group)5.1 关于时钟组5.2 时钟