w0shishabi的博客

文章目录0 概述1 随机变量1.1 rand关键字1.2 randc关键字2 Constraint block2.1 设置成员（membership）2.2 分布（distribution）2.3 蕴涵词 (implication)2.4 if...else 约束2.5 迭代（iterative）约束2.6 Global 约束2.7 变量排序2.8 静态约束块2.9 约束中的函数2.10 约束保护（Constraint guard）0 概述SystemVerilog允许用户以一种紧凑的、声明式的方式指定

目录6.1 Verilog 通用目的always块6.2 SystemVerilog 特有的过程块6.2.1 组合逻辑过程块6.2.2 锁存逻辑过程块6.2.3 时序逻辑过程块6.3 对任务和函数的改进6.3.1 任务和函数的隐式语句组6.3.2 函数返回值6.3.3 在任务和函数结束前返回6.3.4 空函数6.3.5 使用名称传递任务/函数的参数6.3.6 增强型函数形式参数6.3.7 无形式参数的函数6.3.8 形式参数的缺省方向和类型6.3.9 缺省的形式参数值6.3.10 数组、结构体和联合体作为形

目录5.1 结构体5.1.1 结构体的声明5.1.2 结构体的赋值5.1.3 压缩和非压缩结构体5.1.4 通过端口传递结构体5.1.5 将结构体作为自变量传递至任务和函数5.1.6 综合指导5.2 联合体5.2.1 非压缩联合体5.2.2 标签联合体5.2.3 压缩联合体5.2.4 综合指导5.3 数组5.3.1 非压缩数组5.3.2 压缩数组5.3.3 使用压缩和非压缩数组5.3.4 声明时对数组进行初始化5.3.5 数组赋值5.3.6 数组复制5.3.7 使用位流转换赋值数组和结构体5.3.8 由数组

目录4.1 typedef4.2 枚举数据类型4.2.1 指定枚举类型标签序列的方式：4.2.2 枚举类型标签作用域：4.2.3 枚举类型值：4.2.4 枚举类型标签值的类型：4.2.5 自定义和匿名枚举4.2.6 枚举类型操作的强类型检验4.2.8 枚举类型的专用系统任务和方法4.2.9 打印枚举类型SystemVerilog对Verilog的拓展：使用typedef建立用户自定义类型。使用enum建立枚举类型。4.1 typedef对比VerilogSystemVerilo

目录3.1 增强的文本值赋值3.2 `define 增强3.2.1 字符串内的宏变量替换3.2.2 通过宏建立标识符名3.3 SystemVerilog变量3.3.1 对象类型和数据类型3.3.2 SystemVerilog 四态变量3.3.3 SystemVerilog 两态变量3.3.4 显式及隐式变量和线网类型3.3.5 综合指导3.5 数据类型规则的放宽3.6 有符号和无符号修饰符3.7 静态类型和自动变量SystemVerilog拓展了Verilog的数据类型，增强了指定文本值的方法。3.1

SystemVerilog：拓展了Verilog的声明空间增强了定义仿真时间单位的能力2.1 包 PackageVerilog要求局部声明，但是SystemVerilog中的typedef的用户类型希望在多个模块使用。2.1.1 Package的定义功能：为了使多个模块共享typedef定义的用户类型。格式：```package PACKAGE_NAME//可综合的结构//1 parameter、localparam//2 const//3 typedef//4 ta