【数字设计】乐鑫科技_笔试面试题目分享

张江打工人

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分类专栏：数字芯片IC笔试面试专题文章标签：面试职场和发展芯片 verilog fpga开发

于 2021-12-03 16:04:54 首次发布

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笔试

乐鑫科技笔试内容考试比较全面，对verilog语法的掌握，验证方法论，设计方法论，低功耗，跨时钟域等均有涉猎

其中包含如下知识点
1.Verilog中标识符非法的问题，不能以数字作为最开头

2.代码覆盖率包括：行覆盖率，路径覆盖率，翻转覆盖率，状态机覆盖率

3.fork join /any/none 的区别、disable的使用

fork join：
fork-join 用于在并行块中创建并行线程。fork用于分支到新的线程，join用于合并并行线程。在fork-join中的代码段可以在不同的线程中并行执行。它用于在仿真过程中模拟多线程行为，特别是在测试和调试时。
fork join none：
fork-join none是一种特殊的fork-join结构。在fork-join none中，与普通的fork-join不同，任何在fork块内部的线程都不会并行执行。fork-join none将所有的线程串行执行，类似于普通的顺序块。因此，在fork-join none中，并行性被完全禁用，所有的线程按照顺序执行。
fork join any：
fork-join any是另一种特殊的fork-join结构。在fork-join any中，fork块内部的线程可以部分并行执行。线程将根据可用的硬件资源（例如处理器核心）并行执行。线程之间的并行性取决于仿真环境和硬件资源。与普通的fork-join相比，fork-join any在并行性方面更加灵活。

4.下列可以改善数字电路特性的/改善关键路径/STA的相关知识：
重定时(在不增加寄存器个数的前提下，改变寄存器的位置来优化关键路径)，
case代替if else，
流水线，
操作符平衡，
关键输入后移
逻辑复制：某个信号的扇出fanout比较大时，会造成该信号到各个目的逻辑节点的路径变得过长，从而成为设计中的关键路径，此时可以通过对该信号进行复制来降低扇出。
电路资源共享（这个不满足），

5.timescale 1ns/10ps; 的理解
timescale time_unit / time_precision
#1.111 应该是1.11ns

跨时钟域的相关知识

6.Verilog是否允许阻塞和非阻塞赋值在always块内自由混合

Verilog允许在always块内自由混合阻塞和非阻塞赋值，但应该根据具体情况选择合适的赋值语句，以确保代码的正确性和可读性。一般来说，尽量保持always块内赋值语句的一致性，可以更好地维护和理解代码。

7.PVT是什么：process，voltage，temperature

8.满足芯片功能的情况下降低动态功耗最显著的方法是降低电压

9.TCM，L2cache，DDR-SDRAM，Nand-Flash被CPU读取的速度排序：

在现代计算机系统中，不同类型的存储器具有不同的读取速度。下面是TCM、L2缓存、DDR-SDRAM和NAND Flash从读取速度快到慢的排序：

TCM（Tightly Coupled Memory）：TCM是一种高速的嵌入式存储器，通常与CPU紧密耦合，位于CPU核心附近。由于其与CPU的紧密连接，TCM的读取速度非常快，通常与CPU的时钟频率相匹配，因此在所有存储器中速度最快。
L2缓存（Level 2 Cache）：L2缓存是CPU中的高速缓存，位于CPU核心和主内存（如DDR-SDRAM）之间。虽然比TCM慢，但仍然非常快速，能够提供快速的数据读取。L2缓存的读取速度通常比主内存（DDR-SDRAM）快得多。
DDR-SDRAM（Double Data Rate Synchronous Dynamic Random Access Memory）：DDR-SDRAM是常见的主内存类型，用于存储计算机的程序和数据。它的读取速度较L2缓存慢，但比NAND Flash快得多。DDR-SDRAM通常能够提供较高的数据传输速率，使得计算机能够快速读取和写入大量数据。
NAND Flash：NAND Flash是一种非易失性存储器，常用于存储大容量的数据，例如硬盘驱动器（SSD）、USB闪存驱动器等。尽管NAND Flash容量大且成本较低，但相对于TCM、L2缓存和DDR-SDRAM，其读取速度较慢。NAND Flash通常用于存储持久化数据，如操作系统、应用程序和用户数据，而不适用于要求高速读取的计算任务。
综上所述，TCM具有最快的读取速度，其次是L2缓存、DDR-SDRAM，最后是NAND Flash。这些存储器的选择和使用根据计算机的需求和性能要求进行优化。

10.总线读取方式有8、16、32位，出现的概率为20%10%70%，访问该变量的方式为read_type,约束可设定为：（使用constraint进行约束）

11.已知Tsetup,Thold,Tperiod，求Tdelay满足的约束条件

12.端口调用的两种方式:位置关联，名称关联
ExampleA：位置关联

module ModuleB(input A, input B, output C);
  // 模块定义
endmodule

module ModuleA(input X, input Y, output Z);
  // 位置方式的实例化
  ModuleB ModuleB_inst(X, Y, Z);
endmodule

ExampleB:名称关联

module ModuleB(input A, input B, output C);
  // 模块定义
endmodule

module ModuleA(input X, input Y, output Z);
  // 命名方式的实例化
  ModuleB ModuleB_inst(.A(X), .B(Y), .C(Z));
endmodule

13.笔试代码题目：
100个人的聚会，事先填写到达和离开的时间0-23，掌握座位数目，估计最大的访客数，编写能打印出最大访客数的程序，不限语言

14.笔试代码题目
检测M个1111100000（1和0分别都出现N次）的序列检测器，verilog去实现，同时要画出它的转台转换图

一面

空满信号的产生：写时钟域判断满信号，读时钟域判断空信号

FIFO读数据的条件

FIFO深度的计算：

两级同步所产生的，需要深度多一点
读的时候第一拍不能读，需要还需要多一点

基于AMBA总线的控制器：
Master来的读写信号是怎么解析出来的
怎么去判断来了一个地址：

Master怎么保证两个同时访问，同时发起，如何保证当前的访问不会丢失，两个同时竞争
slave可以及时处理master请求，但也可能存在slave太慢不能立即处理的情况。这时需要让master稍微等一等，需要slave插入一些等待的状态。如下图所示，HREADY信号在第二和第三周期拉低，意在告诉master，slave不能立即处理

常用的异步设计方法
单bit，多bit
异步复位，同步释放
快时钟域的脉冲转到慢时钟域

手撕代码：小数分频3.1分频

实现小数分频的方法是：
先设计不同分频比的整数分频器，然后通过控制两种分频比出现的不同次数来获得所需的小数分频值，从而实现平均意义上的小数分频。
假设我们需要进行5.3分频，那么5.3可以写为53/10，因为：
53/10=5…3
商为5，余数为3
那么我们就可以通过5（商）分频和8（商+余数）来实现5.3分频。
现在我们来确定5分频和8分频的次数，设5分频的次数为a,8分频的次数为b;
那么应该有：
a+b=10（除数）
5a+8b = 53（被除数）
解得a=9，b=1，也就是说通过9次5分频和1次8分频可得到5.3分频。

二面
一面未通过，结束在一面上