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原创 IC设计流程与所需工具

IC设计流程与所需工具

2022-09-27 10:38:29 954

原创 数字IC验证基础知识汇总

数字IC验证基础知识汇总,本文总结了SV语言与UVM验证方法学的基础知识,找工作或者感兴趣的同学可以看一看

2022-09-26 15:16:47 8689

原创 2023届AMD秋招数字IC设计编程真题

AMD数字IC设计笔试题之查找字符串中子串的位置

2022-09-03 16:11:01 2012

原创 数字IC设计时序之建立、保持时间

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2022-08-23 20:23:07 2511

原创 基于 AHB 总线的 SRAM 控制器设计

Sram-controller-design-based-on-AHB-bus

2022-08-22 21:34:03 3205 10

原创 基于SV简单的数字IC验证框架搭建

本文基于systemverilog搭建一个简单的验证框架(框架图如下所示),对于ic验证小白的入门指导。

2022-07-17 15:43:09 7551 2

原创 乐鑫科技2020届秋招-数字IC类真题

乐鑫科技2020届秋招-数字IC类真题之将C语言串行处理转换为verilog并行处理

2022-06-28 09:41:04 523

原创 基于Vivado异步fifo IP的乒乓操作实现

基于FPGA的异步fifo乒乓操作实现

2022-06-19 17:44:53 3471 5

原创 FPGA设计中跨时钟域问题的处理

FPGA设计中跨时钟域问题的处理

2022-06-19 16:20:44 5175 4

原创 用Verilog实现Conway‘s Game of Life 16x16(HDLbits的Conwaylife题)

Title:ConwaylifeConway’s Game of Life is a two-dimensional cellular automaton.The “game” is played on a two-dimensional grid of cells, where each cell is either 1 (alive) or 0 (dead). At each time step, each cell changes state dependin

2022-05-18 14:42:12 1092

原创 用Verilog实现12_hour_clock(HDLbits的Count clock题)

用Verilog实现12_hour_clock(HDLbits的Count clock题)

2022-05-11 22:40:46 889

异步fifo乒乓操作RTL设计

1、设计了一个异步模块,该模块可以自定义数据位宽与数据深度,且可以输出可读数据数与已写数据数,当然用户也可以自定义满阈值数。 2、设计了两级fifo缓存器,当然在此基础上你也可以进行扩展与沿伸。 3、注意:此设计的读时钟应该比写时钟要快,否则会丢失一部分数据。

2022-08-23

基于UVM的AHB总线SRAM控制器设计验证平台设计

1、设计基于AHB总线的SRAM读写控制器:根据AHB总线输入hsize与haddr自动选择块与片选,在原有基础上,增加了8位数据与16位数据深度,即当hsize选择8位数据传输时,数据深度为8*8k=2^16,当选择16位时,数据深度为4*8k=2^15,当数据为32位时,深度与原有一样为2*8k=2^14。 2、设计基于UVM的验证框架:设计两级sequencer与sequence分别控制读写、设计两个case分别为边写边读与写满读空。

2022-08-11

基于UVM的异步fifo验证平台设计

1、设计异步fifo读写控制,包括读空、写满模块设计,设计可变位宽与深度fifo存储单元。 2、基于UVM搭建验证平台,分别设计读与写agent,设计多个testcase验证设计功能。

2022-07-21

基于vivado异步fifo IP乒乓操作工程文件

异步fifo乒乓操作工程文件

2022-06-19

用FPGA实现AD7608数据采集

之前语音采集模块用到的8通道AD转换芯片,已实现语音数据采集功能。设计采用了AD7608的并行数据传输,并在busy高时取数AD转换数据以达到最大转换速率,亲测过采样为0时最大转换速率超过200kbps。

2022-05-18

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