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原创 GTX的时钟架构及使用
以K7为例,以上为K7内部相关模块组成。包括4个GTX Quad,上图为1个QUARD的组成,包括4个CHANNEL和1组COMMON。(个人认为此组合即为1个Quad的构成,个人理解COMMON提供参考时钟,CHANNEL组成差分对通路。参考时钟即为每个bank的gtrefclk0和gtrefclk1。2.Quad参考时钟的结构每个Quad有两组差分时钟输入引脚,差分时钟输入后要通过原语转成单端,然后再提供给每个COMMON或CHANNEL。一个。
2024-09-22 20:40:45
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原创 基于SPI接口的FPGA远程升级实现
CCLK无法直接操作,需要使用STARTUPE2原语,该原语直接FPGA内部打通处理器对FLASH的CCLK引脚的操作路径。通过处理器的SPI接口实现对FPGA固件的在线远程升级。直接通过处理器的SPI接口来操作SPI Flash。注意:只把处理器时钟给到。
2024-09-22 20:37:00
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原创 XDMA IP核设计使用
Xilinx 提供的DMASubsystem for PCIExpressIP 是一个高性能,可配置的适用于PCIE2.0,PCIE3.0 的SG 模式DMA,提供用户可选择的AXI4 接口或者AXI4-Stream 接口。一般情况下配置成AXI4 接口可以加入到系统总线互联,适用于大数据量异步传输,通常情况都会使用到DDR,AXI4-Stream 接口适用于低延迟数据流传输。
2024-09-22 20:34:51
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原创 Aurora 8B/10B IP核设计使用(二)
参照手册中关于shared logic 的用法,一个AURORA配置为core,另外一个配置为example。需要提供差分时钟以及init clk,如果没有init clk,可以用差分时钟经过pll分频。具体方案见IP study中aurora_8b10b_1_ex例程。一个bank实现两个AURORA IP核的继承与配置。如下图,bank117要实现两路光口,每个AURORA IP 核配置为X1。
2024-09-22 20:28:58
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原创 Aurora 8B/10B IP核设计使用(一)
Aurora 8B/10B IP core具备很多优点,当一条通道联通的时候,它会自动初始化这条通路,并且以帧或者数据流的方式,发送一些测试数据。而且在正常通信的过程中,可以发送任意大小的帧,以及数据可以再任何时候中断。传输过程中有效数据字节之间的间隙会自动填充空闲,以保持锁定并防止过多的电磁干扰。流量控制可用于降低传入数据的速率或通过通道发送简短的高优先级消。Stream流传输是单一的,无限的帧。在没有数据的情下,传送空闲以保持链接活着。
2024-09-22 20:19:52
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原创 7 series FPGAs Transceivers Wizard IP使用
本文档主要针对7 series FPGAs Transceivers Wizard IP核,为XILINX FPGA GTX收发器的使用。主要是对实际应用过程及IP核使用过程中的配置项进行了整理,结合整个研发过程,对IP核的介绍和使用做出总结。
2023-10-19 22:24:24
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原创 Aurora 8b10b IP核设计使用
Aurora 8B/10B IP core具备很多优点,当一条通道联通的时候,它会自动初始化这条通路,并且以帧或者数据流的方式,发送一些测试数据。数据传输符合axi4-stream协议,用户逻辑通过控s_axi_tx_tvalid、m_axi_rx_tvalid信号来实现数据的有效接收。端口上只要提供GT相关RX/TX,复位RESET\GT_RESET_IN\,GT时钟GTXXQ_P,以及一些相关的状态指示信号。在运行期间,模块会生成Aurora协议所需的随机空闲字符,并监视所有通道逻辑模块的错误。
2023-10-17 22:11:57
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原创 RapidIO、SelectIO、Serdes、GT、Aurora、GTX、LVDS介绍
包括GTX、GTH、GTP,是Xilinx在高速Serdes基础上,增加了其它模块,如8b/10b编码等形成的一个高速串行收发器,GT是Gigabit Transceiver的意思,它是实现当下一些高速串行接口的基础,如:PCIE、RapidIO等。总结起来,GTX收发器是具体的硬件器件实现,而Aurora协议是一种基于该硬件的数据传输协议,Aurora协议和GTX收发器结合使用,通过GTX提供的高性能物理接口来实现XILINX fpga之间的高速,可靠数据传输。串行/解串器,也可以叫串行收发器。
2023-10-17 20:50:09
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空空如也
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