【vivado UG学习】UG470：7 Series FPGAs Configuration学习笔记

Spartan-7 : 密度最低，成本最低。
Artix-7 ： 性能-功耗，带宽-功耗比值最好，成本敏感，大容量的设计。
Kintex-7 ： 性价比最高。
Virtex-7 : 系统性能最高。

1 配置概述

7系列fpga可以：

• 自己从非易失性存储介质中加载比特流。
• 用外部控制源，如微处理器、DSP处理器、微控制器、PC机或电路板测试器。

两种配置方式都有两种产生配置数据的路径：

• 第一个是串行数据路径，用于最小化引脚要求。
• 第二个数据路径是8位、16位或32位数据路径，用于更高的性能或访问(或链接)到工业标准接口，对于处理器或x8或x16并行闪存等外部数据源非常理想。

像处理器和处理器外围设备一样，Xilinx fpga可以在系统中按需无限次地重新编程进入翻译页面

由于Xilinx FPGA配置数据存储在CMOS配置锁存器中(CCLs)中，所以掉电了需要重新配置。bit流通过特殊的配置引脚加载比特流配置文件。这些配置引脚作为不同配置模式的接口：

• Master-Serial配置模式
• Slave-Serial配置模式
• Master SelectMAP(并行)配置模式(x8和x16)
• Slave SelectMAP(并行)配置模式(x8、x16和x32)
• JTAG/boundary-scan配置模式
• 主串行外设接口( Serial Peripheral Interface，SPI) flash配置模式(x1, x2, x4)
• 使用并行NOR flash的主字节外设接口(Byte Peripheral Interface，BPI) flash配置模式(x8和x16)

术语主或者从指的是配置时钟（CCLK）的方向。

• 主：fpga内部振荡器产生CCLK。
• 从：CCLK是外部输入的。

通过在专用模式输入引脚M[2:0]上设置适当的电平来选择特定的配置模式。
M1和M0模式引脚应通过上拉或下拉电阻(≤1kΩ)设置恒定直流电压水平，或直接连接到地或VCCO_0。
模式引脚不可在配置期间或配置后切换。

1.3 设计考虑

每种配置模式都会在配置阶段临时占用一些引脚，这些引脚在配置完成后会释放。

bit流文件的长度
每个FPGA部件类型的完整位流具有固定长度。

基于SSI技术的3D集成电路
具有两个或两个以上超逻辑区域的器件采用SS