21、加速最优Ate配对的基于核心的架构

加速最优Ate配对的基于核心的架构

在密码学领域，配对计算是一个关键的操作，尤其是在基于身份的加密、可验证计算等应用中。为了提高配对计算的效率，本文提出了一种基于核心的架构，旨在加速最优Ate配对的计算过程。

1. 架构概述

该架构通过优化端口配置，使得每个功能单元的输出能够并行写入两个RAM的相同地址。这样做有助于在整个配对计算过程中，保持两个内存核心中的数据一致，从而提高并行度。

2. 架构细节

2.1 模块化加减法器

在有限域$F_p$中，加法和减法可以通过两个连续的$n$位加法器电路实现，且仅需一个时钟周期即可产生最终结果。然而，在Virtex - 6 FPGA中，这种电路的延迟为11ns，是目标关键路径的1.8倍。因此，将数据路径分为两个流水线阶段，如图1所示。整个设计需要130个Virtex - 6 FPGA切片，最高工作频率可达183 MHz。由于采用了流水线结构，其吞吐量为每个时钟执行一次$F_p$加法/减法。

graph LR
    classDef process fill:#E5F6FF,stroke:#73A6FF,stroke-width:2px
    A(a):::process --> B(Stage - 1):::process
    C(b):::process --> B
    B --> D(Stage - 2):::process
    D --> E(c):::process

图1：$F_p$加法和减法的两级流水线