23、更快的配对协处理器架构

更快的配对协处理器架构

在密码学领域，配对运算在许多加密系统中扮演着关键角色，如基于配对的密码系统（PBC）。为了提高配对运算的效率，研究人员不断探索新的架构和算法。本文将介绍一种更快的配对协处理器架构，它采用了剩余数系统（RNS）和延迟约简技术，显著提高了配对运算的速度。

1. 协处理器架构组件

协处理器的架构设计旨在优化配对运算的各个环节，其主要组件包括：
- 通道约简模块 ：该模块将通道约简分为两个级别。以Rower 3为例，由于 (d_3 = 2^k - 1)（(k = 4, 5)），通过一次减法和一次加法执行特定运算。第一次执行后，(x) 的位长会小于或等于 (\lceil\log_2(d_i)\rceil + 1 + w)，且仅比 (w) 多几位。将累加器放置在此处，可使累加器的位长几乎缩短一半。第二次执行可使 (x) 小于 (2^{w + 1})。
- 其他组件 ：每个Rower配备一个3端口RAM（一个写端口和两个读端口），能在同一周期提供两个操作数。还涉及一个加法器和一个辅助RAM（sncd RAM），辅助RAM存储加法值和累加初始值。BE操作模块计算 (\lambda \cdot M_j) 并将其添加到双模乘法器的和中。

2. 有限域运算的周期计数

有限域运算的周期计数主要取决于双模乘法器的使用周期。具体如下：
| 运算类型 | 周期数 |
| — | — |
| 一次模约简 | 6个周期（包括B中的一次乘法、C中的三次乘法和两次矩阵乘法） |
| (F_p) 中的一次乘法或平方 | 2个周期 |